1 系統(tǒng)原理
以DDS激勵PLL的基本原理組成框圖如圖1所示，采用高穩(wěn)定的石英晶體振蕩器作為DDS的參考時鐘源；通過FPGA把頻率控制字和相位控制字寫入DDS內部的寄存器中，DDS便可以產生一個頻率和相位都可編程控制的模擬正弦波輸出；然后把DDS的輸出信號作為PLL的參考信號；最后根據(jù)期望輸出的信號頻率，設定分頻器的分頻比N，便得到了頻率為DDS輸出頻率N／R倍的時鐘信號。
這種結構利用DDS的高分辨率保證了足夠小的頻率步進，同時PLL的帶通特性很好地抑制了DDS輸出頻譜中的部分雜散。該方案實現(xiàn)了DDS和PLL的優(yōu)勢互補，兼顧了各個方面的性能，所以此方案實現(xiàn)的本振源做到了比較高的頻率、較快的頻率轉換速度和較高的頻率分辨率，同時也很好地保證了系統(tǒng)雜散和相位噪聲性能。
2 電路設計
本設計系統(tǒng)的整個電路主要包括兩大部分，即DDS部分和PLL部分。
2．1 DDS部分
DDS部分的時鐘輸入選用100 MHz的恒溫晶體振蕩器；DDS部分的核心采用美國AD公司生產的大規(guī)模集成芯片AD9954，它是用先進的DDS技術開發(fā)的高集成度DDS器件，內置高速、高性能D／A轉換器及超高速比較器，可作為數(shù)字編程控制的頻率合成器，能產生0～160 MHz的正弦波信號。AD9954內含1 024×32 b靜態(tài)RAM，利用該RAM可實現(xiàn)高速調制，并支持幾種掃描模式。AD9954可提供自定義的線性掃描操作模式，通過AD9954的串行I／O口輸入控制字可實現(xiàn)快速變頻且具有良好的頻率分辨率。其應用范圍包括靈敏頻率合成器、可編程時鐘發(fā)生器、雷達和掃描系統(tǒng)的FM調制源以及測試和測量裝置等，其內部結構如圖2所示。
DDS電路設計應遵循的主要原則是使其輸出信號具有較好的控制時序、較低的相位噪聲和窄帶雜散，其次是正確的電路鋪設和連接，DDS的外圍電路并不復雜，主要由低壓差穩(wěn)壓電源NCP1117和低通濾波器SCLF-30等組成。AD9954頻率控制字為32位，在本應用中系統(tǒng)工作時鐘為100 MHz，輸出時鐘的頻率分辨率△f1=100 MHz／232=0．023 Hz。AD9954相位控制字為14位，輸出時鐘的相位分辨率△φ1=360°/214=0.022。
2．2 PLL部分
PLL部分主要包括預分頻器、分頻器、鑒相器、環(huán)路濾波器和’VCO。根據(jù)設計需要采用鎖相環(huán)頻率合成器集成芯片ADF4112，它集成了預分頻器、分頻器、鑒相器等各種重要部件，如圖3所示。它由一個低噪聲數(shù)字鑒相器、一個高精度電荷泵、一個可編程參考分頻器(R分頻器)、一個可編程A，B計數(shù)器以及一個雙模分頻器P／P+1組成。6位A計數(shù)器、13位B計數(shù)器與雙模分頻器P／P+1共同組成了N分頻器，分頻比N=BP+A。數(shù)字鑒相器用來對R計數(shù)器和N計數(shù)器的輸出相位進行比較，然后輸出一個與二者相位誤差成比例的誤差電壓。鑒相器內部還有一個可編程延遲單元，用來控制翻轉脈沖的寬度，這個翻轉脈沖保證鑒相器的傳遞函數(shù)沒有死區(qū)，因此降低了相位噪聲和參考雜散。該芯片的主要性能特點如下：
工作電壓：2．7～5．5 V，同時還提供外部可調的電荷泵電壓調節(jié)功能；最高鑒相頻率為55 MHz，最高RF輸入頻率達3 GHz；具有四組可編程雙模分頻器8／9，16／19，32／33，64／65；內置可編程電荷泵電流和可編程反沖脈寬功能；編程控制采用3線串行接口；能夠進行模擬和數(shù)字鎖定檢測；軟、硬件斷電模式；具有良好的相位噪聲參數(shù)。
該芯片的高集成性能，使其只需外加一個環(huán)路濾波器和壓控振蕩器(VCO)，就可以構成一個完整的低噪聲、低功耗、高穩(wěn)定度、高可靠性的頻率合成器，輸出頻率fVCO=(PB+A)fREFIN／R，其中fREFIN為參考頻率，頻率步進等于fREFIN／R。芯片使能端CE直接與電源連接，鑒相頻率取1．96 MHz，DDS輸出的100／3 MHz從REF輸入，參考分頻比R=17；VCO分兩路輸出，一路作為頻綜輸出，另外一路輸出至ADF4112的RF端，經(jīng)N分頻后與來自R分頻器的參考頻率進行鑒相并產生一個誤差信號，該誤差信號從CP輸出經(jīng)有源三階環(huán)路濾波后驅動VCO，最終鎖定在1 514 MHz的頻點上。調整環(huán)路濾波電路中的電阻和電容可以改變環(huán)路參數(shù)，阻尼系數(shù)取0.707。這里分頻比N=1 514／[(100／3)／R]=772，P取8，R為17，由N=BP+A得B=96，A=4。4個24位鎖存器的初始化設置如下：
FUNCTIN鎖存器：0x0C 0xA0 0x92；
INITIALIZATION鎖存器：0x0C 0xA0 0x93；
R計數(shù)鎖存器：0x10 Ox00 Ox44；
AB計數(shù)鎖存器：0x00 0x60 0x11。
環(huán)路濾波器電路是鎖相環(huán)電路中較重要的一個部分，它的性能好壞直接關系到鎖相輸出的相位噪聲和雜散指標。它可以由AD公司提供的PLL仿真軟件ADIsimPLL ver 3．O直接生成，根據(jù)設計要求，采用三階無源超前滯后濾波器，各項參數(shù)設置如下：輸出頻率設為1．513 725 49 GHz，N為772，鑒相頻率設為1．960 784 31 MHz，壓控振蕩器增益KVCO設為25．9 MHz／V，環(huán)路帶寬設為10 kHz，相位裕量設為45°，最終生成電路如圖4所示。
壓控振蕩器部分的芯片選取主要考慮以下幾個方面：具有一定的壓控靈敏度；控制特性的線性好；開環(huán)相位噪聲低；頻率穩(wěn)定度高等?；谝陨显?，選取Mini-circuits公司的寬帶低相噪器件ROS-1540-419+，其主要技術性能如表1所示。
3 結果分析
系統(tǒng)的相位噪聲主要由PLL的相噪性能決定，而其雜散性能則取決于DDS。PLL相位噪聲主要由三部分組成：VCO固有的相位噪聲；鑒相器、環(huán)路濾波器、分頻器的相位噪聲以及參考頻率的相位噪聲。根據(jù)PLL仿真軟件ADIsimPLL ver 3．0的仿真結果，得出系統(tǒng)在10 kHz處相位噪聲指標為-91．96 dBc／Hz，與實驗所得結果比較接近；DDS的雜散主要是由于相位舍位造成的相位截斷雜散、幅度量化誤差造成的雜散以及由于DAC非線性引起的雜散，經(jīng)過實際測量雜散優(yōu)于-65 dBc；系統(tǒng)輸出時鐘的頻率分辨率=DDS輸出的頻率分辨率×(N／R)=0．023×(772／17)=1．044 Hz；DDS的配置時間約為32×4+24×(1／100)=368 ns；PLL的鎖定時間約為619μs；最終輸出頻率為1 513．796 MHz。
用頻譜儀測得的合成器輸出頻譜圖如圖5所示。
4 結 語
實驗表明：本設計采用DDS激勵PLL的頻率合成方案產生的1 514 MHz的本振源，頻率穩(wěn)定、可靠，滿足了系統(tǒng)高精度和寬頻帶的需要，而且該電路可以通過仿真確定電路參數(shù)，通過FPGA控制輸出頻率，調試簡單，性能穩(wěn)定。采用DDS+PLL的頻率合成技術綜合了DDS和PLL各自的優(yōu)點，具有優(yōu)良的技術性能，在工程中已得到了廣泛的應用。
