S3C2410數(shù)據(jù)手冊中DMA部分：
DMA請求源：通過設(shè)置DCON[23]位SWHW_SEL值，選擇硬/軟件請求，并可進(jìn)一步通過設(shè)置HWSRCSEL[26:24]位選擇HW模式下的每個(gè)DMA通道的請求源
DMA工作過程：使用三態(tài)FSM（有限狀態(tài)機(jī)）進(jìn)行操作，分三步操作：
Stage-1 初始狀態(tài)，等待DMA請求，若請求到達(dá)，進(jìn)入Stage-2。此階段，DMA ACK和INT REQ都為0。
Stage-2 DMA ACK變?yōu)?，計(jì)數(shù)器CURR_TC從DCON[19:0]加載數(shù)值。注意：此時(shí)DMA ACK仍然為1，知道它隨后在stage-3中被清0。
Stage-3 在此狀態(tài)，對DMA進(jìn)行原子操作的sub-FSM（子狀態(tài)機(jī)）被初始化它從源地址讀取數(shù)據(jù)然后寫入目的地址（此操作需要考慮數(shù)據(jù)大小和傳輸尺寸）。
每一次
DMA傳輸，必須先得到請求。
有兩種請求模式：Demand和Handshake。差別在于是否等待DREQ信號(hào)無效：
Handshake模式下，DMA控制器在開始下一次傳輸之前要一直等待直到DREQ信號(hào)無效。如果DREQ信號(hào)無效了，DMA 控制器使DACK無效后繼續(xù)等待下一次DREQ信號(hào)有效，之后又開始數(shù)據(jù)傳輸，且使DACK信號(hào)有效。
Demand模式下，DMA控制器不等待DREQ信號(hào)無效。如果傳輸完畢后DREQ還是繼續(xù)有效，DMA控制器只是先無效DACK信號(hào)，然后又開始新一輪的傳輸。數(shù)據(jù)手冊上建議對外部DMA請求使用Handshake模式，以避免不經(jīng)意的開始新一輪數(shù)據(jù)傳輸。
有兩種傳輸模式：Single service和Whole service。差別在于三態(tài)FSM操作的Stage-3：
在Stage-3狀態(tài)，對DMA進(jìn)行原子操作的Sub-FSM被初始化，它從源地址讀取數(shù)據(jù)然后寫入目的地址（此操作需要考慮數(shù)據(jù)大小和傳輸尺寸）。
Whole service模式下，這種讀、寫操作重復(fù)進(jìn)行直到計(jì)數(shù)器（CURR_TC）變?yōu)?；而Single service模式下讀和寫操作只進(jìn)行一次。
數(shù)據(jù)手冊上提醒注意：就算是Whole service傳輸模式，每一次sub-fsm的原子傳輸后DMA也會(huì)釋放總線，然后再試圖重新獲得總線，以保證其他設(shè)備能夠有機(jī)會(huì)獲得總線使用權(quán)。
每次原子傳輸（Sub-FSM中）的單元尺寸分為Unit（1次讀和寫操作，單塊數(shù)據(jù)）和Burst4（分別執(zhí)行4次連續(xù)讀、寫操作，4塊數(shù)據(jù)）。
在整體服務(wù)模式下，使用傳統(tǒng)的DMA 計(jì)數(shù)器，狀態(tài)機(jī)會(huì)停留在狀態(tài)三，直到DMA計(jì)數(shù)器的值減為零，再回到狀態(tài)一，等待下一次DMA請求。2410 DMA 數(shù)據(jù)傳輸模式：共有兩種數(shù)據(jù)傳輸模式：
單位數(shù)據(jù)傳輸模式：執(zhí)行一次讀操作和一次寫操作。
并發(fā)數(shù)據(jù)傳輸模式：執(zhí)行四次讀操作和四次寫操作。
2410 DMA 的基本時(shí)序：nXDREQ請求生效并經(jīng)過2CLK周期同步后，nXDACK響應(yīng)并開始生效，但至少還要經(jīng)過3CLK的周期延遲，DMA控制器才可獲得總線的控制權(quán)，并開始數(shù)據(jù)傳輸。2410 DMA 的兩種協(xié)議模式：請求模式：If XnXDREQ remains asserted, the next transfer starts immediately. Otherwise it waits for XnXDREQ to be asserted.
握手模式：If XnXDREQ is deasserted, DMA deasserts XnXDACK
ARM的DMA速度由多種因素決定：
1. DMA使用的時(shí)鐘信號(hào)，是系統(tǒng)時(shí)鐘的幾分頻，看看所選ARM的時(shí)鐘框圖即可。
2. DMA訪問的存儲(chǔ)器的時(shí)序配置，看看一個(gè)讀/寫周期的時(shí)長多少。
3. DMA的工作方式，STEAL CLOCK和ON THE FLY等等模式的工作方式是不同的。
總而言之，DMA的速度很難直接給出最高多少BPS這樣的結(jié)論，它就是為了外設(shè)或存儲(chǔ)器與存儲(chǔ)器之間的數(shù)據(jù)交互的，所以速度根據(jù)你外設(shè)或存儲(chǔ)器的速度，及所選擇的工作方式，會(huì)有不同。
ARM9和ARM7在DMA速度方面的差異，由于受到外設(shè)或存儲(chǔ)器速度的影響，可能不會(huì)很大。但由于CPU速度和執(zhí)行效率的問題，DMA在ARM9下占用系統(tǒng)資源會(huì)比ARM7小一些。
跟外設(shè)和內(nèi)存速度有關(guān)，比如我用的S3C2410用的內(nèi)存的速度是133M，如果和一個(gè)速度上限只有10M的外設(shè)通訊，那么速度就是10M，如果外設(shè)速度200M，那么速度就是133M
MIPS系統(tǒng)中北橋的FPGA設(shè)計(jì)
作者：武杰 喬崇 張俊杰 杜學(xué)峰 唐世悅 張萬生 王硯方 時(shí)間：2006-12-04 來源: 電子設(shè)計(jì)信息網(wǎng)-www.edires.net
摘要:本文介紹了一個(gè)用FPGA開發(fā)的用于
MIPS系統(tǒng)的
北橋設(shè)計(jì),主要包括北橋的結(jié)構(gòu)框架、設(shè)計(jì)思想和技術(shù)特點(diǎn)等內(nèi)容,并結(jié)合同類型的國外產(chǎn)品進(jìn)行了性能上的比較和測試,得出的結(jié)論是此設(shè)計(jì)的大部分指標(biāo)均達(dá)到或超過同類產(chǎn)品.
關(guān)鍵詞:MIPS;北橋;
Wishbone總線;
總線仲裁1簡介
隨著“龍芯”等擁有完全自主產(chǎn)權(quán)CPU的誕生,我國結(jié)束了無“芯”的歷史.但這還不夠,因?yàn)橐獦?gòu)成一個(gè)完整的擁有自主產(chǎn)權(quán)的計(jì)算機(jī)系統(tǒng),還必須有操作系統(tǒng),芯片組和主板等技術(shù)的支持.操作系統(tǒng)可以從一些Open Source的系統(tǒng)(如Linux等)進(jìn)行移植,主板的設(shè)計(jì)技術(shù)已經(jīng)被國內(nèi)一些大的企業(yè)和研究院所掌握,也不成問題.但是對于系統(tǒng)的芯片組這一塊,目前投入的力量還不大,是一個(gè)急需開發(fā)的領(lǐng)域.我們正是本著這個(gè)目的開發(fā)設(shè)計(jì)了用于MIPS系統(tǒng)的北橋——芯片組的關(guān)鍵組成部分.南北橋這個(gè)稱呼由來已久,比較開始強(qiáng)調(diào)的時(shí)期應(yīng)該是Pentium時(shí)代,其實(shí)就是人們按照不同的應(yīng)用特點(diǎn)把各種用途的控制器集成到主板上兩枚不同的芯片中.接近CPU的那一個(gè)被稱為北橋芯片,主要負(fù)責(zé)系統(tǒng)存儲(chǔ)器、CPU以及PCI總線間地?cái)?shù)據(jù)交換;另一個(gè)一般集成有IDE控制器、DMA控制器、USB和其它各種速度相對較慢的I/O控制器,這個(gè)芯片被稱為南橋.南橋和北橋隨著不同公司在不同年代的推出,其內(nèi)部包含的功能也會(huì)有所變化,但基本上快速數(shù)據(jù)設(shè)備之間的數(shù)據(jù)交換都是由北橋負(fù)責(zé),南橋雖然在功能上并不比北橋少,但因它大都和慢速設(shè)備打交道,所以從對系統(tǒng)整體性能的影響上來講,北橋的作用顯得更為重要些.
2 北橋整體框架
北橋設(shè)計(jì)的目的是為了配合“龍芯II”的使用,“龍芯II”與MIPS-IV(64bits)系列CPU兼容,所以我們的北橋也可以和其它公司的同類型CPU配合使用.在本設(shè)計(jì)中,北橋的主要功能包括MIPS CPU接口、SDRAM控制器接口、PCI總線控制接口、DMA控制器、局部I/O總線接口、內(nèi)部總線仲裁、PCI總線仲裁、北橋寄存器和系統(tǒng)中斷控制等部分.北橋內(nèi)部結(jié)構(gòu)按照上述接口分成九個(gè)相對比較獨(dú)立的模塊,其中CPU接口、PCI從設(shè)備接口1和DMA接口作為主設(shè)備可以發(fā)起內(nèi)部總線操作,而SDRAM控制器、PCI主設(shè)備接口、局部總線和寄存器等部分作為從設(shè)備只能被動(dòng)接收總線命令.
圖1給出了北橋的內(nèi)部結(jié)構(gòu)框架示意圖.CPU接口負(fù)責(zé)北橋和MIPS CPU的通信,它們之間通過SYSAD總線進(jìn)行數(shù)據(jù)傳遞.SYSAD是MIPS CPU常用的一種接口總線,在我們的設(shè)計(jì)中數(shù)據(jù)總線寬度為64位,地址總線寬度為32位(可擴(kuò)展至36位).北橋的PCI接口為32位,總線時(shí)鐘33MHz,符合PCI2.2的規(guī)范.北橋可以作為PCI總線的控制器,并且在內(nèi)部提供PCI的總線仲裁控制器,包括自己在內(nèi)一共支持7個(gè)PCI設(shè)備.系統(tǒng)的SDRAM接口符合Intel的SDRAM2規(guī)范,支持兩個(gè)標(biāo)準(zhǔn)DIMM存儲(chǔ)器插條,最大支持容量為2GB字節(jié).在系統(tǒng)上電復(fù)位的時(shí)候北橋通過I2C總線讀取內(nèi)存條上的SPD(SelfSerial Presence Detect)信息并根據(jù)其中的內(nèi)容對SDRAM進(jìn)行自動(dòng)配置.北橋的局部I/O總線主要是提供對一些慢速設(shè)備的簡單I/O訪問,如存放BIOS的FLASH ROM和指示系統(tǒng)運(yùn)行狀態(tài)的ASCIILED顯示燈等.雖然北橋的主要對象是高速數(shù)據(jù)設(shè)備,但這個(gè)接口是必須的,因?yàn)橹挥型ㄟ^它系統(tǒng)才能完成初始化過程,然后才是其它高速數(shù)據(jù)設(shè)備總線的運(yùn)行.
圖1 MIPS北橋內(nèi)部結(jié)構(gòu)示意圖
3 北橋的技術(shù)特點(diǎn)
3.1 Wishbone總線協(xié)議
對于這樣一個(gè)比較復(fù)雜的系統(tǒng),采用分模塊的設(shè)計(jì)是必須的,它不可能由一個(gè)人來單獨(dú)完成,所以必須采取先分模塊設(shè)計(jì),再整體合成的方法.這樣帶來的好處是顯然的,它可以使多個(gè)模塊并行開發(fā),大大加快系統(tǒng)的開發(fā)速度,但同時(shí)也帶來一個(gè)不能回避的問題,那就是要在設(shè)計(jì)之初制定一個(gè)用于系統(tǒng)內(nèi)部模塊之間互聯(lián)的數(shù)據(jù)傳遞協(xié)議.這個(gè)協(xié)議的制定非常重要,一旦確定后所有的設(shè)計(jì)都在此基礎(chǔ)上獨(dú)立的展開,各模塊之間數(shù)據(jù)傳遞的可靠性以及傳輸效率都由所采取的協(xié)議決定,如果在后來的整體調(diào)試過程中才發(fā)現(xiàn)當(dāng)初制定的協(xié)議存在錯(cuò)誤或者不完備,那么它帶來的后果是所有的模塊必須全部返工.
解決這個(gè)問題有兩種方案,一是開發(fā)自己的總線協(xié)議,另一個(gè)是采取目前已經(jīng)成熟的適用于SoC內(nèi)部互聯(lián)的總線協(xié)議.協(xié)議完全由自己開發(fā)雖然在總線的傳輸效率上可能會(huì)比較高,能夠很好的適應(yīng)自己的系統(tǒng),但周期比較長,而且如果考慮不周全,以后升級(jí)擴(kuò)展將變得很困難.對于成熟的SoC總線,有很多選擇,許多大公司如IBM、ARM、Motorola等都有自己的總線協(xié)議,不過這些都需要公司授權(quán)才能使用,不適合開發(fā)擁有自主產(chǎn)權(quán)的產(chǎn)品.所以我們采用了兩者結(jié)合的辦法,既在現(xiàn)有成熟的總線基礎(chǔ)上作適當(dāng)修改形成適應(yīng)自己系統(tǒng)的總線.
在這里要介紹的是Silicore公司的Wishbone總線協(xié)議,它是一種完全開放的適用于SoC內(nèi)部IP模塊互聯(lián)的總線協(xié)議,用戶可免費(fèi)使用并且還可以對其進(jìn)行修改.Wishbone采用一種單一的總線方式,支持多主設(shè)備和多從設(shè)備、8-64+的數(shù)據(jù)寬度和64位的地址尋址、單字和塊傳輸模式、讀修改寫指令周期及其它各種常見的總線工作方式,并且還提供了用戶擴(kuò)展功能.Wishbone協(xié)議開發(fā)的目的就是為了用于芯片內(nèi)部的總線互聯(lián),所以它的很多特點(diǎn)都針對了芯片內(nèi)部連線和邏輯資源豐富的特性,使得模塊與模塊之間的連接設(shè)計(jì)起來非常簡單.我們在Wishbone的基礎(chǔ)上加以修改形成了適用于北橋的總線協(xié)議,修改后的單字讀寫時(shí)序如圖2所示.
圖2 單字的讀寫時(shí)序
當(dāng)主設(shè)備發(fā)起寫操作時(shí)首先將CYC-I置高,表示一個(gè)數(shù)據(jù)周期的開始,同時(shí)給出STB-I告訴從設(shè)備準(zhǔn)備進(jìn)行數(shù)據(jù)操作(WE-I=1代表寫操作),從設(shè)備在時(shí)鐘上升沿2檢測到STB-I信號(hào)有效并且為寫數(shù)據(jù)周期于是就根據(jù)主設(shè)備給出的ADR-I地址把數(shù)據(jù)DAT-I寫入相應(yīng)存儲(chǔ)空間,SEL-I則表示當(dāng)前給出數(shù)據(jù)的那一個(gè)字節(jié)有效.同樣當(dāng)主設(shè)備發(fā)起讀操作時(shí)(時(shí)鐘3)也是先給出CYC-I和STB-I信號(hào).在時(shí)鐘沿4從設(shè)備檢測到主設(shè)備的STB-I信號(hào)并且為讀周期(WE-I=0),如果這個(gè)時(shí)候數(shù)據(jù)還沒有準(zhǔn)備好就可以保持ACK-O無效從而使主設(shè)備插入一個(gè)等待周期.在時(shí)鐘沿5主設(shè)備收到ACK-O信號(hào),知道從設(shè)備已將數(shù)據(jù)準(zhǔn)備好,于是讀入DAT-O,完成讀周期.
上面描述的是Wishbone總線的單字操作情況,因?yàn)閃ishbone協(xié)議沒有采用數(shù)據(jù)地址復(fù)用總線,所以對于數(shù)據(jù)的塊傳輸和單字方式?jīng)]有本質(zhì)區(qū)別,只要主設(shè)備和從設(shè)備同時(shí)保持STB-I、ACK-O有效,并且主設(shè)備在每個(gè)時(shí)鐘周期都給出下一個(gè)地址,那么就可以在做到一個(gè)時(shí)鐘完成一個(gè)數(shù)據(jù)傳遞,達(dá)到系統(tǒng)時(shí)鐘的最高利用率.由此可見,Wishbone協(xié)議不僅考慮了高速設(shè)備之間的高速數(shù)據(jù)通道而且提供了握手信號(hào)兼顧慢速設(shè)備的數(shù)據(jù)傳遞,非常適合像北橋這樣多個(gè)異速總線之間的相互連接.
3.2 crossbar方式內(nèi)部互聯(lián)
北橋性能好壞的一個(gè)關(guān)鍵指標(biāo)就是它能否提供高帶寬的數(shù)據(jù)傳輸通道.為了達(dá)到高的數(shù)據(jù)帶寬必須采用高性能的總線拓?fù)浣Y(jié)構(gòu).總線的拓?fù)浣Y(jié)構(gòu)大致可以分成四種連接方式:點(diǎn)對點(diǎn)連接(Point-to-point)、數(shù)據(jù)流方式(Data flow)、共享總線方式(Shared bus)和交叉互連方式(crossbar switch).在北橋的設(shè)計(jì)中我們采用了路由器中常用的數(shù)據(jù)傳輸效率最高的crossbar方式(圖1)來進(jìn)行各個(gè)模塊之間的數(shù)據(jù)傳遞.采用這種方式的好處是能夠在內(nèi)部達(dá)到最大的數(shù)據(jù)傳輸率,多個(gè)主從模塊之間可以并發(fā)的進(jìn)行數(shù)據(jù)交換而互不影響.例如當(dāng)CPU在進(jìn)行運(yùn)算的時(shí)候,大部分被訪問設(shè)備都是SDRAM,這個(gè)時(shí)候如果發(fā)起一個(gè)PCI到PCI的DMA操作便可以和CPU通道同時(shí)進(jìn)行而不被打斷.
3.3 系統(tǒng)仲裁機(jī)制
盡管采用了crossbar作內(nèi)部的數(shù)據(jù)交換方式,多個(gè)主設(shè)備仍有可能會(huì)在同一時(shí)間訪問同一個(gè)從設(shè)備,這個(gè)時(shí)候就需要系統(tǒng)做出仲裁.對于多主設(shè)備的總線仲裁,一般采用的方法有串行的菊花鏈和并行仲裁兩種.串行仲裁雖然連線比較少,但走線延遲較大,不適合在高速系統(tǒng)中使用.在我們的北橋設(shè)計(jì)中采用了集中式并行仲裁的方法,并且根據(jù)北橋的特點(diǎn)設(shè)計(jì)了一套自己的仲裁算法,它既可以針對不同設(shè)備設(shè)置不同的優(yōu)先級(jí)而且還可以實(shí)現(xiàn)優(yōu)先級(jí)循環(huán)調(diào)度保證不會(huì)發(fā)生設(shè)備被“餓死”的情況.
這個(gè)算法可以說是一種帶優(yōu)先權(quán)的roundrobin方式,它主要解決一個(gè)問題就是北橋內(nèi)部的“不公平”競爭,既實(shí)現(xiàn)北橋內(nèi)部的三個(gè)主設(shè)備“CPU接口、PCI從設(shè)備接口和DMA控制器”對系統(tǒng)總線資源的“不公平”使用:CPU是系統(tǒng)的核心部件應(yīng)該首先保障;PCI因?yàn)槠浔旧頃r(shí)鐘較慢數(shù)據(jù)率不高,特權(quán)級(jí)別排在第二;DMA部分會(huì)大量占用資源,嚴(yán)重影響CPU程序的執(zhí)行,所以把它的優(yōu)先權(quán)設(shè)為最低.針對以上特點(diǎn),我們采用了兩個(gè)4bits移位寄存器來實(shí)現(xiàn)總線使用權(quán)的分配.具體實(shí)現(xiàn)方法如圖3所示。
圖3 仲裁器結(jié)構(gòu)
在圖3中，兩個(gè)移位寄存器被分成兩級(jí)分別表示高優(yōu)先級(jí)(CPU接口)和低優(yōu)先級(jí)設(shè)備(PCI和DMA),每個(gè)寄存器根據(jù)不同需要賦予不同的初值(在我們的設(shè)計(jì)中初值均為“1110”).設(shè)備仲裁得勝得與否根據(jù)相應(yīng)寄存器的最低位判斷,如果為“1”表示仲裁得勝取得總線使用權(quán),否則繼續(xù)等待下一次仲裁.在仲裁事件發(fā)生時(shí),掛接在級(jí)別較高寄存器上的設(shè)備具有較高的優(yōu)先權(quán),只有它仲裁失敗(最低位為“0”)才會(huì)輪到下級(jí)設(shè)備繼續(xù)仲裁.每發(fā)生一次仲裁事件,仲裁得勝設(shè)備所對應(yīng)的移位寄存器進(jìn)行一次循環(huán)移位,下一次仲裁按移位后的寄存器值進(jìn)行.按照圖3給出的初值不難看出,當(dāng)三個(gè)設(shè)備都進(jìn)行總線申請時(shí)它們得到仲裁權(quán)的比為CPU:PCI:DMA=12:3:1.實(shí)際上三個(gè)設(shè)備的總線申請是隨機(jī)的,我們假設(shè)三個(gè)設(shè)備出現(xiàn)的總線申請是等幾率的,那么三個(gè)設(shè)備出現(xiàn)的總線申請狀態(tài)就有2×2×2=8種(每種狀態(tài)出現(xiàn)的幾率相等,都為1/8).如果不同設(shè)備在各狀態(tài)下取得總線使用權(quán)的幾率用Pxi表示,則各個(gè)設(shè)備在所有情況下對系統(tǒng)資源的占用就可用
得出.
表1中給出了各種總線申請情況下設(shè)備取得總線權(quán)的幾率大小,“1”代表該設(shè)備有總線申請,“0”表示沒有申請.從表1可以得出CPU、PCI和DMA對總線資源的占用時(shí)間比為52:35:25.
上述仲裁邏輯在我們的所采用的FPGA(XCV400e26)中時(shí)鐘頻率可以達(dá)到200MHz,而資源僅占用非常少(300門左右),完全滿足絕大部分總線仲裁的需要.雖然這個(gè)算法建立在三個(gè)主設(shè)備的模型之上,但是對于多主設(shè)備的總線只要適當(dāng)?shù)卦黾右莆患拇嫫骷?jí)數(shù)就可以實(shí)現(xiàn).而且只需簡單改變寄存器的長度和初值就可以得到不同的設(shè)備總線資源占用比,非常方便.
4 北橋性能測試
北橋的性能是與Algorithmics公司（該公司已被MIPS公司收購）2000年推出的一款功能類似的北橋芯片bonito64作對比測試給出的.測試主要是針對北橋的訪存性能和PCI總線速度.兩個(gè)芯片的測試環(huán)境完全相同:硬件平臺(tái)是同一塊測試板,CPU為IDT的RC64575,南橋是Intel的82371EB;軟件環(huán)境均為RedHat7.1for MIPS,測試軟件為hdparmV3.9和xbench0.2.其中hdparm主要用來測試硬盤的速度,在我們的測試系統(tǒng)中硬盤掛在Intel的南橋芯片上,而南橋又通過PCI總線和北橋相連,所以對硬盤速度的測試就是對PCI總線速度的測試.xbench是在Xwindows下對顯卡的測試,它反映的是系統(tǒng)數(shù)據(jù)處理能力的綜合能力(包括訪存和PCI6速度).圖4、圖5和表2給出了幾個(gè)具體的測試對比數(shù)據(jù).經(jīng)對比后我們的設(shè)計(jì)除了在運(yùn)行時(shí)鐘上略低于bonito64外(83MHz/100MHz),其它各項(xiàng)指標(biāo)均超過bonito64或與之持衡.
圖4 hdparm測試結(jié)果(硬盤緩沖區(qū)測試)
圖5 hdparm測試結(jié)果(非緩沖晚測試)
5 結(jié) 論
本文的北橋邏輯設(shè)計(jì)采用Verilog語言編寫,整體可以放在一塊Xilinx的Vertex400EFPGA中,資源占用85%,總體上相當(dāng)于26.5萬門左右.目前系統(tǒng)的運(yùn)行時(shí)鐘能穩(wěn)定在83MHz(PCI為33MHz).可以說北橋的FPGA階段已經(jīng)完成,如果根據(jù)這個(gè)設(shè)計(jì)再作ASIC開發(fā)的話,有理由相信它可以取代國外的同類產(chǎn)品從而使計(jì)算機(jī)系統(tǒng)的國產(chǎn)化邁出新的一步.
