| 正確使用電容進(jìn)行電源退耦，必須了解實際電容的頻率特性。理想電容器在實際中是不存在的，這就是為什么經(jīng)常聽到“電容不僅僅是電容”的原因。 實際的電容器總會存在一些寄生參數(shù)，這些寄生參數(shù)在低頻時表現(xiàn)不明顯，但是高頻情況下，其重要性可能會超過容值本身。圖4是實際電容器的SPICE模型，圖中，ESR代表等效串聯(lián)電阻，ESL代表等效串聯(lián)電感或寄生電感，C為理想電容。 圖4 電容模型 等效串聯(lián)電感（寄生電感）無法消除，只要存在引線，就會有寄生電感。這從磁場能量變化的角度可以很容易理解，電流發(fā)生變化時，磁場能量發(fā)生變化，但是不可能發(fā)生能量躍變，表現(xiàn)出電感特性。寄生電感會延緩電容電流的變化，電感越大，電容充放電阻抗就越大，反應(yīng)時間就越長。等效串聯(lián)電阻也不可消除的，很簡單，因為制作電容的材料不是超導(dǎo)體。 討論實際電容特性之前，首先介紹諧振的概念。對于圖4的電容模型，其復(fù)阻抗為： （公式3） 當(dāng)頻率很低時， 遠(yuǎn)小于 ，整個電容器表現(xiàn)為電容性，當(dāng)頻率很高時， 大于 ， 電容器此時表現(xiàn)為電感性，因此“高頻時電容不再是電容”，而呈現(xiàn)為電感。當(dāng) 時， ，此時容性阻抗矢量與感性阻抗之差為0，電容的總阻抗最小，表現(xiàn)為純電阻特性。該頻率點(diǎn)就是電容的自諧振頻率。自諧振頻率點(diǎn)是區(qū)分電容是容性還是感性的分界點(diǎn)，高于諧振頻率時，“電容不再是電容”，因此退耦作用將下降。因此，實際電容器都有一定的工作頻率范圍，只有在其工作頻率范圍內(nèi)，電容才具有很好的退耦作用，使用電容進(jìn)行電源退耦時要特別關(guān)注這一點(diǎn)。寄生電感（等效串聯(lián)電感）是電容器在高于自諧振頻率點(diǎn)之后退耦功能被消弱的根本原因。圖5顯示了一個實際的0805封裝0.1uF陶瓷電容，其阻抗隨頻率變化的曲線。 圖5 電容阻抗特性 電容的自諧振頻率值和它的電容值及等效串聯(lián)電感值有關(guān)，使用時可查看器件手冊，了解該項參數(shù)，確定電容的有效頻率范圍。下面列出了AVX生產(chǎn)的陶瓷電容不同封裝的各項參數(shù)值。 封裝 ESL（nH） ESR（歐姆） 0402 0.4 0.06 0603 0.5 0.098 0805 0.6 0.079 1206 1 0.12 1210 0.9 0.12 1812 1.4 0.203 2220 1.6 0.285 電容的等效串聯(lián)電感和生產(chǎn)工藝和封裝尺寸有關(guān)，同一個廠家的同種封裝尺寸的電容，其等效串聯(lián)電感基本相同。通常小封裝的電容等效串聯(lián)電感更低，寬體封裝的電容比窄體封裝的電容有更低的等效串聯(lián)電感。 既然電容可以看成RLC串聯(lián)電路，因此也會存在品質(zhì)因數(shù)，即Q值，這也是在使用電容時的一個重要參數(shù)。 電路在諧振時容抗等于感抗，所以電容和電感上兩端的電壓有效值必然相等，電容上的電壓有效值UC=I*1/ωC=U/ωCR=QU，品質(zhì)因數(shù)Q=1/ωCR，這里I是電路的總電流。電感上的電壓有效值UL=ωLI=ωL*U/R=QU，品質(zhì)因數(shù)Q=ωL/R。因為：UC=UL 所以Q=1/ωCR=ωL/R。電容上的電壓與外加信號電壓U之比UC/U=（I*1/ωC）/RI=1/ωCR=Q。電感上的電壓與外加信號電壓U之比UL/U=ωLI/RI=ωL/R=Q。從上面分析可見，電路的品質(zhì)因數(shù)越高，電感或電容上的電壓比外加電壓越高。 圖6 Q值的影響 Q值影響電路的頻率選擇性。當(dāng)電路處于諧振頻率時，有最大的電流，偏離諧振頻率時總電流減小。我們用I/I0表示通過電容的電流與諧振電流的比值，即相對變化率。 表示頻率偏離諧振頻率程度。圖6顯示了I/I0與 關(guān)系曲線。這里有三條曲線，對應(yīng)三個不同的Q值，其中有Q1>Q2>Q3。從圖中可看出當(dāng)外加信號頻率ω偏離電路的諧振頻率ω0時，I/I0均小于1。Q值越高在一定的頻偏下電流下降得越快，其諧振曲線越尖銳。也就是說電路的選擇性是由電路的品質(zhì)因素Q所決定的，Q值越高選擇性越好。 在電路板上會放置一些大的電容，通常是坦電容或電解電容。這類電容有很低的ESL，但是ESR很高，因此Q值很低，具有很寬的有效頻率范圍，非常適合板級電源濾波 6 電容的安裝諧振頻率 上一節(jié)介紹的是電容自身的參數(shù)，當(dāng)電容安裝到電路板上后，還會引入額外的寄生參數(shù)，從而引起諧振頻率的偏移。充分理解電容的自諧振頻率和安裝諧振頻率非常重要，在計算系統(tǒng)參數(shù)時，實際使用的是安裝諧振頻率，而不是自諧振頻率，因為我們關(guān)注的是電容安裝到電路板上之后的表現(xiàn)。 電容在電路板上的安裝通常包括一小段從焊盤拉出的引出線，兩個或更多的過孔。我們知道，不論引線還是過孔都存在寄生電感。寄生電感是我們主要關(guān)注的重要參數(shù)，因為它對電容的特性影響最大。電容安裝后，可以對其周圍一小片區(qū)域有效去耦，這涉及到去耦半徑問題，本文后面還要詳細(xì)講述?，F(xiàn)在我們考察這樣一種情況，電容要對距離它2厘米處的一點(diǎn)去耦，這時寄生電感包括哪幾部分。首先，電容自身存在寄生電感。從電容到達(dá)需要去耦區(qū)域的路徑上包括焊盤、一小段引出線、過孔、2厘米長的電源及地平面，這幾個部分都存在寄生電感。相比較而言，過孔的寄生電感較大?？梢杂霉浇朴嬎阋粋€過孔的寄生電感有多大。 公式為 其中：L是過孔的寄生電感，單位是nH。h為過孔的長度，和板厚有關(guān)，單位是英寸。d為過孔的直徑，單位是英寸。下面就計算一個常見的過孔的寄生電感，看看有多大，以便有一個感性認(rèn)識。設(shè)過孔的長度為63mil（對應(yīng)電路板的厚度1.6毫米，這一厚度的電路板很常見），過孔直徑8mil，根據(jù)上面公式得： 這一寄生電感比很多小封裝電容自身的寄生電感要大，必須考慮它的影響。過孔的直徑越大，寄生電感越小。過孔長度越長，電感越大。下面我們就以一個0805封裝0.01uF電容為例，計算安裝前后諧振頻率的變化。參數(shù)如下：容值：C=0.01uF。電容自身等效串聯(lián)電感：ESL=0.6 nH。安裝后增加的寄生電感：Lmount=1.5nH。 電容的自諧振頻率： 安裝后的總寄生電感：0.6+1.5=2.1nH。注意，實際上安裝一個電容至少要兩個過孔，寄生電感是串聯(lián)的，如果只用兩個過孔，則過孔引入的寄生電感就有3nH。但是在電容的每一端都并聯(lián)幾個過孔，可以有效減小總的寄生電感量，這和安裝方法有關(guān)。 安裝后的諧振頻率為： 可見，安裝后電容的諧振頻率發(fā)生了很大的偏移，使得小電容的高頻去耦特性被消弱。在進(jìn)行電路參數(shù)設(shè)計時，應(yīng)以這個安裝后的諧振頻率計算，因為這才是電容在電路板上的實際表現(xiàn)。 安裝電感對電容的去耦特性產(chǎn)生很大影響，應(yīng)盡量減小。實際上，如何最大程度的減小安裝后的寄生電感，是一個非常重要的問題，本文后面還要專門討論。 7 局部去耦設(shè)計方法 我們從一個典型邏輯電路入手，討論局部退耦設(shè)計方法。圖7是典型的非門（NOT GATE）電路。當(dāng)輸入（Input）低電平時，Q1打開，拉低Q2的基極，因此Q4的基極被拉低，Q3打開，輸出（Output）高電平。 圖7 非門內(nèi)部邏輯 實際電路設(shè)計中，器件之間相互連接構(gòu)成完整系統(tǒng)，因此器件之間必然存在相互影響。作為例子，我們級聯(lián)兩個非門，如圖8所示，看看兩個器件之間怎樣相互影響。理想的情況應(yīng)該是：第一個非門輸入邏輯低電平（邏輯0），其輸出為高電平，第二個非門輸入為第一個的輸出，也為高電平，因此第二個非門輸出低電平。 為保證邏輯電路能正常工作，表征電路邏輯狀態(tài)的電平值必須落在一定范圍內(nèi)。比如對于3.3V邏輯，高電平大于2V為邏輯1，低電平小于0.8V為邏輯0。當(dāng)邏輯門電路的輸入電平處于上述范圍內(nèi)時，電路能保證對輸入邏輯狀態(tài)的正確判斷。當(dāng)電平值處于0.8V到2V之間時，則不能保證對輸入邏輯狀態(tài)的正確判斷，對于本例的非門來說，其輸出可能是邏輯0，也可能是邏輯1，或者處于不定態(tài)。因此輸入電平超出規(guī)定范圍時，可能發(fā)生邏輯錯誤。 邏輯電路在設(shè)計時采用了很多技術(shù)來保證器件本身不會發(fā)生這樣的錯誤。但是，當(dāng)器件安裝到電路板上，板級系統(tǒng)的其他因素仍可能導(dǎo)致類似錯誤的發(fā)生。圖8中級聯(lián)的兩個非門共用電源端Vcc和接地端GND。Vcc到每個非門供電引腳間都會存在寄生電感，每個非門的地引腳到GND之間也同樣存在寄生電感。在實際板級電路中設(shè)計中，寄生電感不可避免，電源平面、地平面、過孔、焊盤、連接焊盤的引出線都會引入額外的寄生電感。圖8已經(jīng)畫出了電源端和地端的寄生電感。當(dāng)?shù)谝粋€非門輸入高電平，其輸出低電平。此時將會形成圖中虛線所示的電流通路，第一個非門接地處寄生電感上的電壓為：V=L*di/dt。這里i為邏輯轉(zhuǎn)換過程形成的瞬態(tài)電流。如果電路轉(zhuǎn)換過程非?？欤ǜ咚倨骷?nèi)部晶體管轉(zhuǎn)換時間已經(jīng)降到了皮秒級），di/dt將是個很大的值，即使很小的寄生電感L也會在電感兩端感應(yīng)出很大的電壓V。對于一些大規(guī)模邏輯芯片，接地引腳是內(nèi)部非常多的晶體管共用的，這些晶體管同時開關(guān)的話，將產(chǎn)生很大的瞬態(tài)電流，再加上極快的轉(zhuǎn)換時間，寄生電感上的感應(yīng)電壓更大。此時第一個非門的輸出信號電平為：非門本身低電平電壓+寄生電感上的電壓。如果這一值接近2V，可能會被第二個非門判斷為邏輯1，從而發(fā)生邏輯錯誤。 圖8 級聯(lián)的非門 寄生電感可能引起電路邏輯錯誤，那么如何解決這一問題？ 圖9展示了一種解決方法。把電容緊鄰器件放置，跨接在電源引腳和地引腳之間。正常時，電容充電，存儲一部分電荷。當(dāng)非門發(fā)生翻轉(zhuǎn)瞬間，電容放電，形成瞬間的浪涌電流，方向如圖9中虛線所示。這樣電路轉(zhuǎn)換所需的瞬態(tài)電流不必再由VCC提供，電容相當(dāng)于局部小電源。因此電源端和地端的寄生電感被旁路掉了，寄生電感在這一瞬間沒有電流流過，因而也不存在感應(yīng)電壓，這就保證了第一個非門輸出信號的邏輯電平值的正確性。 圖9 局部去耦 所需電容可能不是一個，通常是兩個或多個電容并聯(lián)放置，減小電容本身的串聯(lián)電感，進(jìn)而減小電容充放電回路的阻抗。電容的擺放、安裝距離、安裝方法、電容選擇等問題，本文后面會詳細(xì)介紹。 很多芯片制造商在參考設(shè)計中給出的都是這種局部去耦方式，但并不是說這種方式就是最優(yōu)的。芯片商關(guān)心的是如何提高他所提供的特定器件的性能，也就是說，著眼點(diǎn)在器件本身，并沒有從整個電路系統(tǒng)的角度來處理電源去耦的問題。有時你會發(fā)現(xiàn)，對每一個的電源和地引腳都單獨(dú)去耦是不現(xiàn)實的，可能是空間限制，放不下如此多的電容，也可能是成本限制。因此對于板級集成的工程師來說，除了要熟悉局部去耦的方法外，還要深入研究如何從整個電源分配系統(tǒng)的角度進(jìn)行電源去耦設(shè)計。 從電源系統(tǒng)的角度進(jìn)行去耦設(shè)計 先插一句題外話，很多人在看資料時會有這樣的困惑，有的資料上說要對每個電源引腳加去耦電容，而另一些資料并不是按照每個電源引腳都加去偶電容來設(shè)計的，只是說在芯片周圍放置多少電容，然后怎么放置，怎么打孔等等。那么到底哪種說法及做法正確呢？我在剛接觸電路設(shè)計的時候也有這樣的困惑。其實，兩種方法都是正確的，只不過處理問題的角度不同?？催^本文后，你就徹底明白了。 上一節(jié)講了對引腳去耦的方法，這一節(jié)就來講講另一種方法，從電源系統(tǒng)的角度進(jìn)行去耦設(shè)計。該方法本著這樣一個原則：在感興趣的頻率范圍內(nèi)，使整個電源分配系統(tǒng)阻抗最低。其方法仍然是使用去耦電容。 電源去耦涉及到很多問題：總的電容量多大才能滿足要求？如何確定這個值？選擇那些電容值？放多少個電容？選什么材質(zhì)的電容？電容如何安裝到電路板上？電容放置距離有什么要求？下面分別介紹。 著名的Target Impedance（目標(biāo)阻抗） 目標(biāo)阻抗（Target Impedance）定義為： （公式4） 其中： 為要進(jìn)行去耦的電源電壓等級，常見的有5V、3.3V、1.8V、1.26V、1.2V等。 為允許的電壓波動，在電源噪聲余量一節(jié)中我們已經(jīng)闡述過了，典型值為2.5%。 為負(fù)載芯片的最大瞬態(tài)電流變化量。 該定義可解釋為：能滿足負(fù)載最大瞬態(tài)電流供應(yīng)，且電壓變化不超過最大容許波動范圍的情況下，電源系統(tǒng)自身阻抗的最大值。超過這一阻抗值，電源波動將超過容許范圍。如果你對阻抗和電壓波動的關(guān)系不清楚的話，請回顧“電容退耦的兩種解釋”一節(jié)。 對目標(biāo)阻抗有兩點(diǎn)需要說明： 1 目標(biāo)阻抗是電源系統(tǒng)的瞬態(tài)阻抗，是對快速變化的電流表現(xiàn)出來的一種阻抗特性。 2 目標(biāo)阻抗和一定寬度的頻段有關(guān)。在感興趣的整個頻率范圍內(nèi)，電源阻抗都不能超過這個值。阻抗是電阻、電感和電容共同作用的結(jié)果，因此必然與頻率有關(guān)。感興趣的整個頻率范圍有多大？這和負(fù)載對瞬態(tài)電流的要求有關(guān)。顧名思義，瞬態(tài)電流是指在極短時間內(nèi)電源必須提供的電流。如果把這個電流看做信號的話，相當(dāng)于一個階躍信號，具有很寬的頻譜，這一頻譜范圍就是我們感興趣的頻率范圍。 如果暫時不理解上述兩點(diǎn)，沒關(guān)系，繼續(xù)看完本文后面的部分，你就明白了。 需要多大的電容量 有兩種方法確定所需的電容量。第一種方法利用電源驅(qū)動的負(fù)載計算電容量。這種方法沒有考慮ESL及ESR的影響，因此很不精確，但是對理解電容量的選擇有好處。第二種方法就是利用目標(biāo)阻抗（Target Impedance）來計算總電容量，這是業(yè)界通用的方法，得到了廣泛驗證。你可以先用這種方法來計算，然后做局部微調(diào)，能達(dá)到很好的效果，如何進(jìn)行局部微調(diào)，是一個更高級的話題。下面分別介紹兩種方法。 方法一：利用電源驅(qū)動的負(fù)載計算電容量 設(shè)負(fù)載（容性）為30pF，要在2ns內(nèi)從0V驅(qū)動到3.3V，瞬態(tài)電流為： <!--[endif]--> （公式5） 如果共有36個這樣的負(fù)載需要驅(qū)動，則瞬態(tài)電流為：36*49.5mA=1.782A。假設(shè)容許電壓波動為：3.3*2.5%=82.5 mV，所需電容量為 C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF 說明：所加的電容實際上作為抑制電壓波紋的儲能元件，該電容必須在2ns內(nèi)為負(fù)載提供1.782A的電流，同時電壓下降不能超過82.5 mV，因此電容值應(yīng)根據(jù)82.5 mV來計算。記?。弘娙莘烹娊o負(fù)載提供電流，其本身電壓也會下降，但是電壓下降的量不能超過82.5 mV（容許的電壓波紋）。這種計算沒什么實際意義，之所以放在這里說一下，是為了讓大家對去耦原理認(rèn)識更深。 方法二：利用目標(biāo)阻抗計算電容量（設(shè)計思想很嚴(yán)謹(jǐn)，要吃透） 為了清楚的說明電容量的計算方法，我們用一個例子。要去耦的電源為1.2V，容許電壓波動為2.5%，最大瞬態(tài)電流600mA， 第一步：計算目標(biāo)阻抗 第二步：確定穩(wěn)壓電源頻率響應(yīng)范圍。 和具體使用的電源片子有關(guān)，通常在DC到幾百kHz之間。這里設(shè)為DC到100kHz。在100kHz以下時，電源芯片能很好的對瞬態(tài)電流做出反應(yīng)，高于100kHz時，表現(xiàn)為很高的阻抗，如果沒有外加電容，電源波動將超過允許的2.5%。為了在高于100kHz時仍滿足電壓波動小于2.5%要求，應(yīng)該加多大的電容？ 第三步：計算bulk電容量 當(dāng)頻率處于電容自諧振點(diǎn)以下時，電容的阻抗可近似表示為： 頻率f越高，阻抗越小，頻率越低，阻抗越大。在感興趣的頻率范圍內(nèi)，電容的最大阻抗不能超過目標(biāo)阻抗，因此使用100kHz計算（電容起作用的頻率范圍的最低頻率，對應(yīng)電容最高阻抗）。 第四步：計算bulk電容的最高有效頻率 當(dāng)頻率處于電容自諧振點(diǎn)以上時，電容的阻抗可近似表示為： 頻率f越高，阻抗越大，但阻抗不能超過目標(biāo)阻抗。假設(shè)ESL為5nH，則最高有效頻率為： 。這樣一個大的電容能夠讓我們把電源阻抗在100kHz到1.6MHz之間控制在目標(biāo)阻抗之下。當(dāng)頻率高于1.6MHz時，還需要額外的電容來控制電源系統(tǒng)阻抗。 第五步：計算頻率高于1.6MHz時所需電容 如果希望電源系統(tǒng)在500MHz以下時都能滿足電壓波動要求，就必須控制電容的寄生電感量。必須滿足 ，所以有： 假設(shè)使用AVX公司的0402封裝陶瓷電容，寄生電感約為0.4nH，加上安裝到電路板上后過孔的寄生電感（本文后面有計算方法）假設(shè)為0.6nH，則總的寄生電感為1 nH。為了滿足總電感不大于0.16 nH的要求，我們需要并聯(lián)的電容個數(shù)為：1/0.016=62.5個，因此需要63個0402電容。 為了在1.6MHz時阻抗小于目標(biāo)阻抗，需要電容量為： 因此每個電容的電容量為1.9894/63=0.0316 uF。 綜上所述，對于這個系統(tǒng)，我們選擇1個31.831 uF的大電容和63個0.0316 uF的小電容即可滿足要求 8 相同容值電容的并聯(lián) 使用很多電容并聯(lián)能有效地減小阻抗。63個0.0316 uF的小電容（每個電容ESL為1 nH）并聯(lián)的效果相當(dāng)于一個具有0.159 nH ESL的1.9908 uF電容。
圖10 多個等值電容并聯(lián) 單個電容及并聯(lián)電容的阻抗特性如圖10所示。并聯(lián)后仍有相同的諧振頻率，但是并聯(lián)電容在每一個頻率點(diǎn)上的阻抗都小于單個電容。 但是，從圖中我們看到，阻抗曲線呈V字型，隨著頻率偏離諧振點(diǎn)，其阻抗仍然上升的很快。要在很寬的頻率范圍內(nèi)滿足目標(biāo)阻抗要求，需要并聯(lián)大量的同值電容。這不是一種好的方法，造成極大地浪費(fèi)。有些人喜歡在電路板上放置很多0.1uF電容，如果你設(shè)計的電路工作頻率很高，信號變化很快，那就不要這樣做，最好使用不同容值的組合來構(gòu)成相對平坦的阻抗曲線。 不同容值電容的并聯(lián)與反諧振（Anti-Resonance） 容值不同的電容具有不同的諧振點(diǎn)。圖11畫出了兩個電容阻抗隨頻率變化的曲線。 圖11 兩個不同電容的阻抗曲線 左邊諧振點(diǎn)之前，兩個電容都呈容性，右邊諧振點(diǎn)后，兩個電容都呈感性。在兩個諧振點(diǎn)之間，阻抗曲線交叉，在交叉點(diǎn)處，左邊曲線代表的電容呈感性，而右邊曲線代表的電容呈容性，此時相當(dāng)于LC并聯(lián)電路。對于LC并聯(lián)電路來說，當(dāng)L和C上的電抗相等時，發(fā)生并聯(lián)諧振。因此，兩條曲線的交叉點(diǎn)處會發(fā)生并聯(lián)諧振，這就是反諧振效應(yīng)，該頻率點(diǎn)為反諧振點(diǎn)。 圖12 不同容值電容并聯(lián)后阻抗曲線 兩個容值不同的電容并聯(lián)后，阻抗曲線如圖12所示。從圖12中我們可以得出兩個結(jié)論： a 不同容值的電容并聯(lián)，其阻抗特性曲線的底部要比圖10阻抗曲線的底部平坦得多（雖然存在反諧振點(diǎn)，有一個阻抗尖峰），因而能更有效地在很寬的頻率范圍內(nèi)減小阻抗。 b 在反諧振（Anti-Resonance）點(diǎn)處，并聯(lián)電容的阻抗值無限大，高于兩個電容任何一個單獨(dú)作用時的阻抗。并聯(lián)諧振或反諧振現(xiàn)象是使用并聯(lián)去耦方法的不足之處。 在并聯(lián)電容去耦的電路中，雖然大多數(shù)頻率值的噪聲或信號都能在電源系統(tǒng)中找到低阻抗回流路徑，但是對于那些頻率值接近反諧振點(diǎn)的，由于電源系統(tǒng)表現(xiàn)出的高阻抗，使得這部分噪聲或信號能量無法在電源分配系統(tǒng)中找到回流路徑，最終會從PCB上發(fā)射出去（空氣也是一種介質(zhì)，波阻抗只有幾百歐姆），從而在反諧振頻率點(diǎn)處產(chǎn)生嚴(yán)重的EMI問題。因此，并聯(lián)電容去耦的電源分配系統(tǒng)一個重要的問題就是：合理的選擇電容，盡可能的壓低反諧振點(diǎn)處的阻抗。 ESR對反諧振（Anti-Resonance）的影響 Anti-Resonance 給電源去耦帶來麻煩，但幸運(yùn)的是，實際情況不會像圖12顯示的那么糟糕。 實際電容除了LC之外，還存在等效串聯(lián)電阻ESR。 因此，反諧振點(diǎn)處的阻抗也不會是無限大的。實際上，可以通過計算得到反諧振點(diǎn)處的阻抗為 其中，X為反諧振點(diǎn)處單個電容的阻抗虛部（均相等）。 怎樣合理選擇電容組合 前面我們提到過，瞬態(tài)電流的變化相當(dāng)于階躍信號，具有很寬的頻譜。因而，要對這一電流需求補(bǔ)償，就必須在很寬的頻率范圍內(nèi)提供足夠低的電源阻抗。但是，不同電容的有效頻率范圍不同，這和電容的諧振頻率有關(guān)（嚴(yán)格來說應(yīng)該是安裝后的諧振頻率），有效頻率范圍（電容能提供足夠低阻抗的頻率范圍）是諧振點(diǎn)附近一小段頻率。因此要在很寬的頻率范圍內(nèi)提供足夠低的電源阻抗，就需要很多不同電容的組合。 你可能會說，只用一個容值，只要并聯(lián)電容數(shù)量足夠多，也能達(dá)到同樣低的阻抗。的確如此，但是在實際應(yīng)用中你可以算一下，多數(shù)時候，所需要的電容數(shù)量很大。真要這樣做的話，可能你的電路板上密密麻麻的全是電容。既不專業(yè)，也沒必要。 選擇電容組合，要考慮的問題很多，比如選什么封裝、什么材質(zhì)、多大的容值、容值的間隔多大、主時鐘頻率及其各次諧波頻率是多少、信號上升時間等等，這需要根據(jù)具體的設(shè)計來專門設(shè)計。 通常，用鉭電容或電解電容來進(jìn)行板級低頻段去耦。電容量的計算方法前面講過了，需要提醒一點(diǎn)的是，最好用幾個或多個電容并聯(lián)以減小等效串聯(lián)電感。這兩種電容的Q值很低，頻率選擇性不強(qiáng)，非常適合板級濾波。 高頻小電容的選擇有些麻煩，需要分頻段計算?？梢园研枰ヱ畹念l率范圍分成幾段，每一段單獨(dú)計算，用多個相同容值電容并聯(lián)達(dá)到阻抗要求，不同頻段選擇的不同的電容值。但這種方法中，頻率段的劃分要根據(jù)計算的結(jié)果不斷調(diào)整。 一般劃分3到4個頻段就可以了，這樣需要3到4個容值等級。實際上，選擇的容值等級越多，阻抗特性越平坦，但是沒必要用非常多的容值等級，阻抗的平坦當(dāng)然好，但是我們的最終目標(biāo)是總阻抗小于目標(biāo)阻抗，只要能滿足這個要求就行。 在某個等級中到底選擇那個容值，還要看系統(tǒng)時鐘頻率。前面講過，電容的并聯(lián)存在反諧振，設(shè)計時要注意，盡量不要讓時鐘頻率的各次諧波落在反諧振頻率附近。比如在零點(diǎn)幾微法等級上選擇0.47、0.22、0.1還是其他值，要計算以下安裝后的諧振頻率再來定。 還有一點(diǎn)要注意，容值的等級不要超過10倍。比如你可以選類似0.1、0.01 、0.001這樣的組合。因為這樣可以有效控制反諧振點(diǎn)阻抗的幅度，間隔太大，會使反諧振點(diǎn)阻抗很大。當(dāng)然這不是絕對的，最好用軟件看一下，最終目標(biāo)是反諧振點(diǎn)阻抗能滿足要求。 高頻小電容的選擇，要想得到最優(yōu)組合，是一個反復(fù)迭代尋找最優(yōu)解的過程。最好的辦法就是先粗略計算一下大致的組合，然后用電源完整性仿真軟件做仿真，再做局部調(diào)整，能滿足目標(biāo)阻抗要求即可，這樣直觀方便，而且控制反諧振點(diǎn)比較容易。而且可以把電源平面的電容也加進(jìn)來，聯(lián)合設(shè)計。 圖13是一個電容組合的例子。這個組合中使用的電容為：2個680uF鉭電容，7個2.2uF陶瓷電容（0805封裝），13個0.22uF陶瓷電容（0603封裝），26個0.022uF陶瓷電容（0402封裝）。圖中，上部平坦的曲線是680uF電容的阻抗曲線，其他三個容值的曲線為圖中的三個V字型曲線，從左到右一次為2.2uF、0.22uF、0.022uF?？偟淖杩骨€為圖中底部的粗包絡(luò)線。 這個組合實現(xiàn)了在500kHz到150MHz范圍內(nèi)保持電源阻抗在33毫歐以下。到500MHz頻率點(diǎn)處，阻抗上升到110毫歐。從圖中可見，反諧振點(diǎn)的阻抗控制得很低。
圖13 設(shè)計實例 小電容的介質(zhì)一般常規(guī)設(shè)計中都選則陶瓷電容。NP0介質(zhì)電容的ESR要低得多，對于有更嚴(yán)格阻抗控制的局部可以使用，但是注意這種電容的Q值很高，可能引起嚴(yán)重的高頻振鈴，使用時要注意。 封裝的選擇，只要加工能力允許，當(dāng)然越小越好，這樣可以得到更低的ESL，也可以留出更多的布線空間。但不同封裝，電容諧振頻率點(diǎn)不同，容值范圍也不同，可能影響到最終的電容數(shù)量。因此，電容封裝尺寸、容值要聯(lián)合考慮?？傊罱K目標(biāo)是，用最少的電容達(dá)到目標(biāo)阻抗要求，減輕安裝和布線的壓力。
現(xiàn)代工藝生產(chǎn)的貼片電容，等效串聯(lián)阻抗很低，因此就有辦法控制電容并聯(lián)去耦時反諧振點(diǎn)處的阻抗。 等效串聯(lián)電阻ESR使整個電源分配系統(tǒng)的阻抗特性趨于平坦。 9 電容的去耦半徑 電容去耦的一個重要問題是電容的去耦半徑。大多數(shù)資料中都會提到電容擺放要盡量靠近芯片，多數(shù)資料都是從減小回路電感的角度來談這個擺放距離問題。確實，減小電感是一個重要原因，但是還有一個重要的原因大多數(shù)資料都沒有提及，那就是電容去耦半徑問題。如果電容擺放離芯片過遠(yuǎn)，超出了它的去耦半徑，電容將失去它的去耦的作用。 理解去耦半徑最好的辦法就是考察噪聲源和電容補(bǔ)償電流之間的相位關(guān)系。當(dāng)芯片對電流的需求發(fā)生變化時，會在電源平面的一個很小的局部區(qū)域內(nèi)產(chǎn)生電壓擾動，電容要補(bǔ)償這一電流（或電壓），就必須先感知到這個電壓擾動。信號在介質(zhì)中傳播需要一定的時間，因此從發(fā)生局部電壓擾動到電容感知到這一擾動之間有一個時間延遲。同樣，電容的補(bǔ)償電流到達(dá)擾動區(qū)也需要一個延遲。因此必然造成噪聲源和電容補(bǔ)償電流之間的相位上的不一致。 特定的電容，對與它自諧振頻率相同的噪聲補(bǔ)償效果最好，我們以這個頻率來衡量這種相位關(guān)系。設(shè)自諧振頻率為f，對應(yīng)波長為，補(bǔ)償電流表達(dá)式可寫為：
其中，A是電流幅度，R為需要補(bǔ)償?shù)膮^(qū)域到電容的距離，C為信號傳播速度。 當(dāng)擾動區(qū)到電容的距離達(dá)到 時，補(bǔ)償電流的相位為，和噪聲源相位剛好差180度，即完全反相。此時補(bǔ)償電流不再起作用，去耦作用失效，補(bǔ)償?shù)哪芰繜o法及時送達(dá)。為了能有效傳遞補(bǔ)償能量，應(yīng)使噪聲源和補(bǔ)償電流的相位差盡可能的小，最好是同相位的。距離越近，相位差越小，補(bǔ)償能量傳遞越多，如果距離為0，則補(bǔ)償能量百分之百傳遞到擾動區(qū)。這就要求噪聲源距離電容盡可能的近，要遠(yuǎn)小于。實際應(yīng)用中，這一距離最好控制在<!--[endif]-->之間，這是一個經(jīng)驗數(shù)據(jù)。 例如：0.001uF陶瓷電容，如果安裝到電路板上后總的寄生電感為1.6nH，那么其安裝后的諧振頻率為125.8MHz，諧振周期為7.95ps。假設(shè)信號在電路板上的傳播速度為166ps/inch，則波長為47.9英寸。電容去耦半徑為47.9/50=0.958英寸，大約等于2.4厘米。 本例中的電容只能對它周圍2.4厘米范圍內(nèi)的電源噪聲進(jìn)行補(bǔ)償，即它的去耦半徑2.4厘米。不同的電容，諧振頻率不同，去耦半徑也不同。對于大電容，因為其諧振頻率很低，對應(yīng)的波長非常長，因而去耦半徑很大，這也是為什么我們不太關(guān)注大電容在電路板上放置位置的原因。對于小電容，因去耦半徑很小，應(yīng)盡可能的靠近需要去耦的芯片，這正是大多數(shù)資料上都會反復(fù)強(qiáng)調(diào)的，小電容要盡可能近的靠近芯片放置。 電容的安裝方法 電容的擺放 對于電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍遠(yuǎn)，最外層放置容值最大的。但是，所有對該芯片去耦的電容都盡量靠近芯片。下面的圖14就是一個擺放位置的例子。本例中的電容等級大致遵循10倍等級關(guān)系。
圖14 電容擺放位置示例 還有一點(diǎn)要注意，在放置時，最好均勻分布在芯片的四周，對每一個容值等級都要這樣。通常芯片在設(shè)計的時候就考慮到了電源和地引腳的排列位置，一般都是均勻分布在芯片的四個邊上的。因此，電壓擾動在芯片的四周都存在，去耦也必須對整個芯片所在區(qū)域均勻去耦。如果把上圖中的680pF電容都放在芯片的上部，由于存在去耦半徑問題，那么就不能對芯片下部的電壓擾動很好的去耦。 電容的安裝 在安裝電容時，要從焊盤拉出一小段引出線，然后通過過孔和電源平面連接，接地端也是同樣。這樣流經(jīng)電容的電流回路為：電源平面->過孔->引出線->焊盤->電容->焊盤->引出線->過孔->地平面，圖15直觀的顯示了電流的回流路徑。
圖15 流經(jīng)電容的電流回路 放置過孔的基本原則就是讓這一環(huán)路面積最小，進(jìn)而使總的寄生電感最小。圖16顯示了幾種過孔放置方法。
圖16 高頻電容過孔放置方法 第一種方法從焊盤引出很長的引出線然后連接過孔，這會引入很大的寄生電感，一定要避免這樣做，這時最糟糕的安裝方式。 第二種方法在焊盤的兩個端點(diǎn)緊鄰焊盤打孔，比第一種方法路面積小得多，寄生電感也較小，可以接受。 第三種在焊盤側(cè)面打孔，進(jìn)一步減小了回路面積，寄生電感比第二種更小，是比較好的方法。 第四種在焊盤兩側(cè)都打孔，和第三種方法相比，相當(dāng)于電容每一端都是通過過孔的并聯(lián)接入電源平面和地平面，比第三種寄生電感更小，只要空間允許，盡量用這種方法。 最后一種方法在焊盤上直接打孔，寄生電感最小，但是焊接是可能會出現(xiàn)問題，是否使用要看加工能力和方式。 推薦使用第三種和第四種方法。 需要強(qiáng)調(diào)一點(diǎn)：有些工程師為了節(jié)省空間，有時讓多個電容使用公共過孔。任何情況下都不要這樣做。最好想辦法優(yōu)化電容組合的設(shè)計，減少電容數(shù)量。 由于印制線越寬，電感越小，從焊盤到過孔的引出線盡量加寬，如果可能，盡量和焊盤寬度相同。這樣即使是0402封裝的電容，你也可以使用20mil寬的引出線。引出線和過孔安裝如圖17所示，注意圖中的各種尺寸。 圖17 推薦的高頻電容過孔放置方法 對于大尺寸的電容，比如板級濾波所用的鉭電容，推薦用圖18中的安裝方法。 圖18 低頻大電容過孔放置 結(jié)束語 電源系統(tǒng)去耦設(shè)計要把引腳去耦和電源平面去耦結(jié)合使用已達(dá)到最優(yōu)設(shè)計。時鐘、PLL、DLL等去耦設(shè)計要使用引腳去耦，必要時還要加濾波網(wǎng)絡(luò)，模擬電源部分還要使用磁珠等進(jìn)行濾波。針對具體應(yīng)用選擇退耦電容的方法也很流行，如在電路板上發(fā)現(xiàn)某個頻率的干擾較大，就要專門針對這一頻率選擇合適的電容，改進(jìn)系統(tǒng)設(shè)計?？傊?，電源系統(tǒng)的設(shè)計和具體應(yīng)用密切相關(guān)，不存在放之四海皆準(zhǔn)的具體方案。關(guān)鍵是掌握基本的設(shè)計方法，具體情況具體分析，才能很好的解決電源去耦問題。 一、PCB板中去耦電容的分類 去耦電容在補(bǔ)償集成片或電路板工作電壓跌落時能起到儲能作用。它可以分成整體的、局部的和板間的三種。 整體去耦電容又稱旁路電容，它工作于低頻（<1MHz）范圍狀態(tài)，為整個電路板提供一個電流源，補(bǔ)償電路板工作時產(chǎn)生的ΔI噪聲電流，保證工作電源電壓的穩(wěn)定。它的大小為PCB上所有負(fù)載電容和的50~100倍。它應(yīng)放置在緊靠PCB外接電源線和地線的地方，印制線密度很高的地方。這不僅不會減小低頻去耦，而且還會為PCB上布置關(guān)鍵性的印制線提供空間。 局部去耦電容有兩個作用。第一，出于功能上的考慮：通過電容的充放電使集成片得到的供電電壓比較平穩(wěn)，不會由于電壓的暫時跌落導(dǎo)致集成片功能受到影響；第二，出于EMC考慮：為集成片的瞬變電流提供就近的高頻通道，使電流不至于通過環(huán)路面積較大的供電線路，從而大大減小向外的輻射噪聲。同時由于各集成片擁有自己的高頻通道，相互之間沒有公共阻抗，抑止了其阻抗耦合。局部去耦電容安裝在每個集成片的電源端子和接地端子之間，并盡量靠近集成片。 板間去耦電容是指電源面和接地面之間的電容，它是高頻率時去耦電流的主要來源。板間電容可以通過增加電源層和接地層間面積來增大。在PCB中，一些接地面可以布到了電源層，移去這些接地面，用電源隔離區(qū)代之，可以增加板間電容。 二、PCB板中去耦電容的大小 在直流電源回路中，負(fù)載的變化會引起電源噪聲。例如在數(shù)字電路中，當(dāng)電路從一個狀態(tài)轉(zhuǎn)換為另一種狀態(tài)時，就會在電源線上產(chǎn)生一個很大的尖峰電流，形成瞬變的噪聲電壓。配置去耦電容可以抑制因負(fù)載變化而產(chǎn)生的噪聲，是印制電路板的可靠性設(shè)計的一種常規(guī)做法，好的高頻去耦電容可以去除高到1GHz的高頻成分。陶瓷片電容或多層陶瓷電容的高頻特性較好。設(shè)計印制線路板時，每個集成電路的電源、地之間都要加一個去耦電容。去耦電容有兩個作用：一方面是本集成電路的蓄能電容，提供和吸收該集成電路開門關(guān)門瞬間的充放電能；另一方面旁路掉該器件的高頻噪聲。去耦電容的配置原則如下： 1 電源分配濾波電容 電源輸入端跨接一個10μF~100μF的電解電容器，如果印制電路板的位置允許，采用以上的電解電容器的抗干擾效果會更好。1μF,10μF電容，并行共振頻率在20MHz以上，去除高頻率噪聲的效果要好一些。在電源進(jìn)入印制板的地方和一個1μF或10μF的去高頻電容往往是有利的，即使是用電池供電的系統(tǒng)也需要這種電容。 2 芯片配置去耦電容 為每個集成電路芯片配置一個0.01μF的陶瓷電容器。數(shù)字電路中典型的去耦電容為0.1/μF的去耦電容有5nH分布電感，它的并行共振頻率在7MHz左右，也就是說對于10MHz以下的噪聲有較好的去耦作用，對40MHz以上的噪聲幾乎不起作用。如遇到印制電路板空間小而裝不下時，可每4~10個芯片配置一個1μF~10μF鉭電解電容器，這種器件的高頻阻抗特別小，在500kHz~20MHz范圍內(nèi)阻抗小于1μF~10μF而且漏電流很?。?.5μA以下）。去耦電容值的選取并不嚴(yán)格，可按C=1/f計算，即10MHz取0.1μF。對微控制器構(gòu)成的系統(tǒng)，取0.1μF~0.01μF之間都可以。 3 必要時加蓄放電容 每10片左右的集成電路要加一片充放電電容，或稱為蓄放電容，電容大小可選10μF。通常使用的大電容為電解電容，但是在濾波頻率比較高時，最好不用電解電容，電解電容是兩層薄膜卷起來的，這種卷起來的結(jié)構(gòu)在高頻時表現(xiàn)為電感，最好使用鉭電容或聚碳酸酯電容。 三、PCB板中合理布置去耦電容 （一）電容的等效模型 在用電容抑制電磁騷擾和濾波的時候，最容易忽視的問題就是電容引線對濾波效果的影響。電容器的容抗與頻率成反比，正是利用這一特性，將電容并聯(lián)在信號線與地線之間起到對高頻噪聲的旁路作用。然而，在實際工程中，很多人發(fā)現(xiàn)這種方法并不能起到預(yù)期濾除噪聲的效果，面對頑固的電磁噪聲束手無策。出現(xiàn)這種情況的一個原因是忽略了電容引線對旁路效果的影響。 實際電容器的電路模型如圖4-7所示，它是由等效電感（ESL）、電容和等效電阻（ESR）構(gòu)成的串聯(lián)網(wǎng)絡(luò)。 理想電容的阻抗是隨著頻率的升高降低，而實際電容的阻抗是圖6-7所示網(wǎng)絡(luò)的阻抗特性，在頻率較低的時候，呈現(xiàn)電容特性，即阻抗隨頻率的增加而降低，在某一點(diǎn)發(fā)生諧振，在這點(diǎn)電容的阻抗等于等效串聯(lián)電阻ESR。在諧振點(diǎn)以上，由于ESL的作用，電容阻抗隨著頻率的升高而增加，這使電容呈現(xiàn)電感的阻抗特性。在諧振點(diǎn)以上，由于電容的阻抗增加，因此對高頻噪聲的旁路作用減弱，甚至消失。所以在布置去耦電容的時候一定要注意電容的分布參數(shù)對濾波的影響。 （二）電容引線的作用 電容的諧振頻率由ESL和C共同決定，電容值或電感值越大，則諧振頻率越低，也就是電容的高頻濾波效果越差。ESL除了與電容器的種類有關(guān)外，電容的引線長度是一個十分重要的參數(shù)，引線越長，則電感越大，電容的諧振頻率越低。因此在實際工程中，要使電容器的引線盡量短，電容器的正確安裝方法和不正確安裝方法如圖4-8所示。
根據(jù)LC電路串聯(lián)諧振的原理，諧振點(diǎn)不僅與電感有關(guān)，還與電容值有關(guān)，電容越大，諧振點(diǎn)越低。許多人認(rèn)為電容器的容值越大，濾波效果越好，這是一種誤解。電容越大對低頻干擾的旁路效果雖然好，但是由于電容在較低的頻率發(fā)生了諧振，阻抗開始隨頻率的升高而增加，因此對高頻噪聲的旁路效果變差，所以在濾波的時候要選取合適的電容。表4-2是不同容量瓷片電容器的自諧振頻率，電容的引線長度是1.6mm。
盡管從濾除高頻噪聲的角度看，電容的諧振是不希望的，但是電容的諧振并不是總是有害的。當(dāng)要濾除的噪聲頻率確定時，可以通過調(diào)整電容的容量，使諧振點(diǎn)剛好落在騷擾頻率上。 （三）溫度對電容的影響 溫度對電容的特性也有很大的影響，由于電容器中的介質(zhì)參數(shù)受到溫度變化的影響，因此電容器的電容值也隨著溫度變化。不同的介質(zhì)隨著溫度變化的規(guī)律不同，有些電容器的容量當(dāng)溫度升高時會減小70%以上。常用的濾波電容為瓷介質(zhì)電容。瓷介質(zhì)電容器有超穩(wěn)定型（如COG或NPO）、穩(wěn)定型（如X7R）以及通用型（如Y5V或Z5U）三種。不同介質(zhì)的電容器的溫度特性如圖4-9所示。
從圖4-9中可以看到，COG電容器的容量幾乎隨溫度沒有變化，X7R電容器的容量在額定工作溫度范圍變化12%以下，YSV電容器的容量在額定工作溫度范圍內(nèi)變化70%以上。這些特性是必須注意的，否則會出現(xiàn)濾波器在高溫或低溫時性能變化而導(dǎo)致設(shè)備產(chǎn)生電磁兼容問題。 COG介質(zhì)電容雖然受溫度影響很小，特性穩(wěn)定，但其介電常數(shù)較低，一般在10~100，因此當(dāng)體積較小時，容量較小。XTR介質(zhì)電容的介電常數(shù)高得多，為2000~4000，因此較小的體積能產(chǎn)生較大的電容。YSV介質(zhì)電容的介電常數(shù)最高，為5000~25000。通常是用在要求較小的體積，較大的容值的地方。 許多人在選用電容器時，片面追求電容器的體積小，這種電容器的介質(zhì)雖然具有較高的介質(zhì)常數(shù)，但溫度穩(wěn)定性很差，這會導(dǎo)致設(shè)備的溫度特性變差。這在選用電容器時要特別注意，尤其是在軍用設(shè)備中。 （四）PCB板中電壓對電容的影響 電容器的電容量不僅隨著溫度變化，還會隨著工作電壓變化，這一點(diǎn)在實際工程必須注意。不同介質(zhì)材料的電容器的電壓特性如圖6-10所示。從圖中可以看出，X7R電容器在額定電壓狀態(tài)下，其容量降為原始值的70%而YSV電容器的容量降為原始值的30%了解了這個特性，在選用電容時要在電壓或電容量上留出余量，否則在額定工作電壓狀態(tài)下，濾波器會達(dá)不到預(yù)期的效果。
綜合考慮溫度和電壓的影響時，電容的變化如圖4-11所示。 所以在濾波電容放置時一定要全面考慮電容的濾波效果，而不是越多越好，越大越好。排除盲目使用電容的誤區(qū)，也排除不使用的觀點(diǎn)。
四、PCB板去耦電容合理配置 （1）合理布置電源濾波/退耦電容：一般在原理圖中僅畫出若干電源濾波/退耦電容，但未指出它們各自應(yīng)接于何處。其實這些電容是為開關(guān)器件（門電路）或其他需要濾波/退耦的件而設(shè)置的，布置這些電容就應(yīng)盡量靠近這些元部件，離得太遠(yuǎn)就沒有作用了。當(dāng)電源濾波/退耦電容布置的合理時，接地點(diǎn)的問題就顯得不那么明顯。 （2）對于噪聲能力弱、關(guān)斷時電流變化大的器件和ROM ,RAM等存儲型器件，應(yīng)在芯片的電源線（Vcc）和地線（GND）間直接接入去耦電容。 （3）去耦電容的引線不能過長，引線越短，去耦效果越好。特別是高頻旁路電容不能帶引線。 （4）去耦不是越多越好，而是要注意濾波的效果，根據(jù)電路板和器件的時間情況來選用電容的個數(shù)和大小。 （5）去耦電容在要求較高的時候不用瓷片電容和電解電容，以為它們的容值精度差，分布電感大。要選用比較精確的鉭電容或者聚酯電容等。 （6）在芯片較多、去耦電容比較多地方，可以安裝一個充放電電容，來電荷的瀉放電路開關(guān)工作過程中產(chǎn)生的積累。 | 
