FPGA学习的一些误区
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阅338转4刚刚Writing testbench——防止同时调用task
阅262转1刚刚ucf文件语法
阅1147转17刚刚脉冲边缘检测法
阅4168转47刚刚影响FPGA设计中时钟因素的探讨
阅412转13刚刚从Verilog到VHDL(下):Verification using SV
阅858转5刚刚从Verilog到VHDL(上):基本语法
阅2390转9刚刚Scripting Xilinx? ISE? using Tcl
阅354转0刚刚转帖-VHDL语法学习(1)--初步认识VHDL
转自 缘之零落刚刚Active HDL 6.1 使用介绍
阅364转3刚刚testbench书写过程
阅1445转7刚刚xilinx编写高效的验证平台
阅477转3刚刚
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设计心理学2:与复杂共处
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