電源完整性設(shè)計(jì)（8）從電源系統(tǒng)的角度
從電源系統(tǒng)的角度進(jìn)行去耦設(shè)計(jì)
先插一句題外話，很多人在看資料時(shí)會(huì)有這樣的困惑，有的資料上說(shuō)要對(duì)每個(gè)電源引腳加去耦電容，而另一些資料并不是按照每個(gè)電源引腳都加去偶電容來(lái)設(shè)計(jì)的，只是說(shuō)在芯片周圍放置多少電容，然后怎么放置，怎么打孔等等。那么到底哪種說(shuō)法及做法正確呢？我在剛接觸電路設(shè)計(jì)的時(shí)候也有這樣的困惑。其實(shí)，兩種方法都是正確的，只不過(guò)處理問(wèn)題的角度不同?？催^(guò)本文后，你就徹底明白了。
上一節(jié)講了對(duì)引腳去耦的方法，這一節(jié)就來(lái)講講另一種方法，從電源系統(tǒng)的角度進(jìn)行去耦設(shè)計(jì)。該方法本著這樣一個(gè)原則：在感興趣的頻率范圍內(nèi)，使整個(gè)電源分配系統(tǒng)阻抗最低。其方法仍然是使用去耦電容。
電源去耦涉及到很多問(wèn)題：總的電容量多大才能滿足要求？如何確定這個(gè)值？選擇那些電容值？放多少個(gè)電容？選什么材質(zhì)的電容？電容如何安裝到電路板上？電容放置距離有什么要求？下面分別介紹。
電源完整性設(shè)計(jì)（9）著名的Target Impedance
著名的Target Impedance（目標(biāo)阻抗）
目標(biāo)阻抗（Target Impedance）定義為：
其中：
該定義可解釋為：能滿足負(fù)載最大瞬態(tài)電流供應(yīng)，且電壓變化不超過(guò)最大容許波動(dòng)范圍的情況下，電源系統(tǒng)自身阻抗的最大值。超過(guò)這一阻抗值，電源波動(dòng)將超過(guò)容許范圍。如果你對(duì)阻抗和電壓波動(dòng)的關(guān)系不清楚的話，請(qǐng)回顧“電容退耦的兩種解釋”一節(jié)。
對(duì)目標(biāo)阻抗有兩點(diǎn)需要說(shuō)明：
1 目標(biāo)阻抗是電源系統(tǒng)的瞬態(tài)阻抗，是對(duì)快速變化的電流表現(xiàn)出來(lái)的一種阻抗特性。
2 目標(biāo)阻抗和一定寬度的頻段有關(guān)。在感興趣的整個(gè)頻率范圍內(nèi)，電源阻抗都不能超過(guò)這個(gè)值。阻抗是電阻、電感和電容共同作用的結(jié)果，因此必然與頻率有關(guān)。感興趣的整個(gè)頻率范圍有多大？這和負(fù)載對(duì)瞬態(tài)電流的要求有關(guān)。顧名思義，瞬態(tài)電流是指在極短時(shí)間內(nèi)電源必須提供的電流。如果把這個(gè)電流看做信號(hào)的話，相當(dāng)于一個(gè)階躍信號(hào)，具有很寬的頻譜，這一頻譜范圍就是我們感興趣的頻率范圍。
如果暫時(shí)不理解上述兩點(diǎn)，沒關(guān)系，繼續(xù)看完本文后面的部分，你就明白了。
電源完整性設(shè)計(jì)（10）需要多大的電容量
需要多大的電容量
有兩種方法確定所需的電容量。第一種方法利用電源驅(qū)動(dòng)的負(fù)載計(jì)算電容量。這種方法沒有考慮ESL及ESR的影響，因此很不精確，但是對(duì)理解電容量的選擇有好處。第二種方法就是利用目標(biāo)阻抗（Target Impedance）來(lái)計(jì)算總電容量，這是業(yè)界通用的方法，得到了廣泛驗(yàn)證。你可以先用這種方法來(lái)計(jì)算，然后做局部微調(diào)，能達(dá)到很好的效果，如何進(jìn)行局部微調(diào)，是一個(gè)更高級(jí)的話題。下面分別介紹兩種方法。
方法一：利用電源驅(qū)動(dòng)的負(fù)載計(jì)算電容量
設(shè)負(fù)載（容性）為30pF，要在2ns內(nèi)從0V驅(qū)動(dòng)到3.3V，瞬態(tài)電流為：
<!--[endif]--> 
如果共有36個(gè)這樣的負(fù)載需要驅(qū)動(dòng)，則瞬態(tài)電流為：36*49.5mA=1.782A。假設(shè)容許電壓波動(dòng)為：3.3*2.5%=82.5 mV，所需電容量為
C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF
說(shuō)明：所加的電容實(shí)際上作為抑制電壓波紋的儲(chǔ)能元件，該電容必須在2ns內(nèi)為負(fù)載提供1.782A的電流，同時(shí)電壓下降不能超過(guò)82.5 mV，因此電容值應(yīng)根據(jù)82.5 mV來(lái)計(jì)算。記住：電容放電給負(fù)載提供電流，其本身電壓也會(huì)下降，但是電壓下降的量不能超過(guò)82.5 mV（容許的電壓波紋）。這種計(jì)算沒什么實(shí)際意義，之所以放在這里說(shuō)一下，是為了讓大家對(duì)去耦原理認(rèn)識(shí)更深。
方法二：利用目標(biāo)阻抗計(jì)算電容量（設(shè)計(jì)思想很嚴(yán)謹(jǐn)，要吃透）
為了清楚的說(shuō)明電容量的計(jì)算方法，我們用一個(gè)例子。要去耦的電源為1.2V，容許電壓波動(dòng)為2.5%，最大瞬態(tài)電流600mA，
第一步：計(jì)算目標(biāo)阻抗
第二步：確定穩(wěn)壓電源頻率響應(yīng)范圍。
和具體使用的電源片子有關(guān)，通常在DC到幾百kHz之間。這里設(shè)為DC到100kHz。在100kHz以下時(shí)，電源芯片能很好的對(duì)瞬態(tài)電流做出反應(yīng)，高于100kHz時(shí)，表現(xiàn)為很高的阻抗，如果沒有外加電容，電源波動(dòng)將超過(guò)允許的2.5%。為了在高于100kHz時(shí)仍滿足電壓波動(dòng)小于2.5%要求，應(yīng)該加多大的電容？
第三步：計(jì)算bulk電容量
當(dāng)頻率處于電容自諧振點(diǎn)以下時(shí)，電容的阻抗可近似表示為：
頻率f越高，阻抗越小，頻率越低，阻抗越大。在感興趣的頻率范圍內(nèi)，電容的最大阻抗不能超過(guò)目標(biāo)阻抗，因此使用100kHz計(jì)算（電容起作用的頻率范圍的最低頻率，對(duì)應(yīng)電容最高阻抗）。
第四步：計(jì)算bulk電容的最高有效頻率
當(dāng)頻率處于電容自諧振點(diǎn)以上時(shí)，電容的阻抗可近似表示為：
頻率f越高，阻抗越大，但阻抗不能超過(guò)目標(biāo)阻抗。假設(shè)ESL為5nH，則最高有效頻率為：
第五步：計(jì)算頻率高于1.6MHz時(shí)所需電容
如果希望電源系統(tǒng)在500MHz以下時(shí)都能滿足電壓波動(dòng)要求，就必須控制電容的寄生電感量。必須滿足
假設(shè)使用AVX公司的0402封裝陶瓷電容，寄生電感約為0.4nH，加上安裝到電路板上后過(guò)孔的寄生電感（本文后面有計(jì)算方法）假設(shè)為0.6nH，則總的寄生電感為1 nH。為了滿足總電感不大于0.16 nH的要求，我們需要并聯(lián)的電容個(gè)數(shù)為：1/0.016=62.5個(gè)，因此需要63個(gè)0402電容。
為了在1.6MHz時(shí)阻抗小于目標(biāo)阻抗，需要電容量為：
因此每個(gè)電容的電容量為1.9894/63=0.0316 uF。
綜上所述，對(duì)于這個(gè)系統(tǒng)，我們選擇1個(gè)31.831 uF的大電容和63個(gè)0.0316 uF的小電容即可滿足要求。
注意：以上基于目標(biāo)阻抗（Target Impedance）的計(jì)算，只是為了說(shuō)明這種方法的基本原理，實(shí)際中不能這樣簡(jiǎn)單的計(jì)算就了事，因?yàn)檫€有很多問(wèn)題需要考慮。學(xué)習(xí)的重點(diǎn)是這種方法的核心思想。
電源完整性設(shè)計(jì)（11）相同容值電容的并聯(lián)
使用很多電容并聯(lián)能有效地減小阻抗。63個(gè)0.0316 uF的小電容（每個(gè)電容ESL為1 nH）并聯(lián)的效果相當(dāng)于一個(gè)具有0.159 nH ESL的1.9908 uF電容。
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圖10 多個(gè)等值電容并聯(lián)
單個(gè)電容及并聯(lián)電容的阻抗特性如圖10所示。并聯(lián)后仍有相同的諧振頻率，但是并聯(lián)電容在每一個(gè)頻率點(diǎn)上的阻抗都小于單個(gè)電容。但是，從圖中我們看到，阻抗曲線呈V字型，隨著頻率偏離諧振點(diǎn)，其阻抗仍然上升的很快。要在很寬的頻率范圍內(nèi)滿足目標(biāo)阻抗要求，需要并聯(lián)大量的同值電容。這不是一種好的方法，造成極大地浪費(fèi)。有些人喜歡在電路板上放置很多0.1uF電容，如果你設(shè)計(jì)的電路工作頻率很高，信號(hào)變化很快，那就不要這樣做，最好使用不同容值的組合來(lái)構(gòu)成相對(duì)平坦的阻抗曲線。
電源完整性設(shè)計(jì)（12）不同容值電容的并聯(lián)
不同容值電容的并聯(lián)與反諧振（Anti-Resonance）
容值不同的電容具有不同的諧振點(diǎn)。圖11畫出了兩個(gè)電容阻抗隨頻率變化的曲線。
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圖11 兩個(gè)不同電容的阻抗曲線
左邊諧振點(diǎn)之前，兩個(gè)電容都呈容性，右邊諧振點(diǎn)后，兩個(gè)電容都呈感性。在兩個(gè)諧振點(diǎn)之間，阻抗曲線交叉，在交叉點(diǎn)處，左邊曲線代表的電容呈感性，而右邊曲線代表的電容呈容性，此時(shí)相當(dāng)于LC并聯(lián)電路。對(duì)于LC并聯(lián)電路來(lái)說(shuō)，當(dāng)L和C上的電抗相等時(shí)，發(fā)生并聯(lián)諧振。因此，兩條曲線的交叉點(diǎn)處會(huì)發(fā)生并聯(lián)諧振，這就是反諧振效應(yīng)，該頻率點(diǎn)為反諧振點(diǎn)。
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圖12 不同容值電容并聯(lián)后阻抗曲線
兩個(gè)容值不同的電容并聯(lián)后，阻抗曲線如圖12所示。從圖12中我們可以得出兩個(gè)結(jié)論：
a 不同容值的電容并聯(lián)，其阻抗特性曲線的底部要比圖10阻抗曲線的底部平坦得多（雖然存在反諧振點(diǎn)，有一個(gè)阻抗尖峰），因而能更有效地在很寬的頻率范圍內(nèi)減小阻抗。
b 在反諧振（Anti-Resonance）點(diǎn)處，并聯(lián)電容的阻抗值無(wú)限大，高于兩個(gè)電容任何一個(gè)單獨(dú)作用時(shí)的阻抗。并聯(lián)諧振或反諧振現(xiàn)象是使用并聯(lián)去耦方法的不足之處。
在并聯(lián)電容去耦的電路中，雖然大多數(shù)頻率值的噪聲或信號(hào)都能在電源系統(tǒng)中找到低阻抗回流路徑，但是對(duì)于那些頻率值接近反諧振點(diǎn)的，由于電源系統(tǒng)表現(xiàn)出的高阻抗，使得這部分噪聲或信號(hào)能量無(wú)法在電源分配系統(tǒng)中找到回流路徑，最終會(huì)從PCB上發(fā)射出去（空氣也是一種介質(zhì)，波阻抗只有幾百歐姆），從而在反諧振頻率點(diǎn)處產(chǎn)生嚴(yán)重的EMI問(wèn)題。因此，并聯(lián)電容去耦的電源分配系統(tǒng)一個(gè)重要的問(wèn)題就是：合理的選擇電容，盡可能的壓低反諧振點(diǎn)處的阻抗。
電源完整性設(shè)計(jì)（13）ESR對(duì)反諧振的影響
Anti-Resonance 給電源去耦帶來(lái)麻煩，但幸運(yùn)的是，實(shí)際情況不會(huì)像圖12顯示的那么糟糕。實(shí)際電容除了LC之外，還存在等效串聯(lián)電感ESR，因此，反諧振點(diǎn)處的阻抗也不會(huì)是無(wú)限大的。實(shí)際上，可以通過(guò)計(jì)算得到反諧振點(diǎn)處的阻抗為 <!--[if !vml]-->
<!--[endif]--> 其中，X <!--[if !vml]--><!--[endif]-->為反諧振點(diǎn)處單個(gè)電容的阻抗虛部（均相等）?，F(xiàn)代工藝生產(chǎn)的貼片電容，等效串聯(lián)阻抗很低，因此就有辦法控制電容并聯(lián)去耦時(shí)反諧振點(diǎn)處的阻抗。等效串聯(lián)電感ESR使整個(gè)電源分配系統(tǒng)的阻抗特性趨于平坦。
電源完整性設(shè)計(jì)（14）怎樣合理選擇電容組合
前面我們提到過(guò)，瞬態(tài)電流的變化相當(dāng)于階躍信號(hào)，具有很寬的頻譜。因而，要對(duì)這一電流需求補(bǔ)償，就必須在很寬的頻率范圍內(nèi)提供足夠低的電源阻抗。但是，不同電容的有效頻率范圍不同，這和電容的諧振頻率有關(guān)（嚴(yán)格來(lái)說(shuō)應(yīng)該是安裝后的諧振頻率），有效頻率范圍（電容能提供足夠低阻抗的頻率范圍）是諧振點(diǎn)附近一小段頻率。因此要在很寬的頻率范圍內(nèi)提供足夠低的電源阻抗，就需要很多不同電容的組合。
你可能會(huì)說(shuō)，只用一個(gè)容值，只要并聯(lián)電容數(shù)量足夠多，也能達(dá)到同樣低的阻抗。的確如此，但是在實(shí)際應(yīng)用中你可以算一下，多數(shù)時(shí)候，所需要的電容數(shù)量很大。真要這樣做的話，可能你的電路板上密密麻麻的全是電容。既不專業(yè)，也沒必要。
選擇電容組合，要考慮的問(wèn)題很多，比如選什么封裝、什么材質(zhì)、多大的容值、容值的間隔多大、主時(shí)鐘頻率及其各次諧波頻率是多少、信號(hào)上升時(shí)間等等，這需要根據(jù)具體的設(shè)計(jì)來(lái)專門設(shè)計(jì)。
通常，用鉭電容或電解電容來(lái)進(jìn)行板級(jí)低頻段去耦。電容量的計(jì)算方法前面講過(guò)了，需要提醒一點(diǎn)的是，最好用幾個(gè)或多個(gè)電容并聯(lián)以減小等效串聯(lián)電感。這兩種電容的Q值很低，頻率選擇性不強(qiáng)，非常適合板級(jí)濾波。
高頻小電容的選擇有些麻煩，需要分頻段計(jì)算。可以把需要去耦的頻率范圍分成幾段，每一段單獨(dú)計(jì)算，用多個(gè)相同容值電容并聯(lián)達(dá)到阻抗要求，不同頻段選擇的不同的電容值。但這種方法中，頻率段的劃分要根據(jù)計(jì)算的結(jié)果不斷調(diào)整。
一般劃分3到4個(gè)頻段就可以了，這樣需要3到4個(gè)容值等級(jí)。實(shí)際上，選擇的容值等級(jí)越多，阻抗特性越平坦，但是沒必要用非常多的容值等級(jí)，阻抗的平坦當(dāng)然好，但是我們的最終目標(biāo)是總阻抗小于目標(biāo)阻抗，只要能滿足這個(gè)要求就行。
在某個(gè)等級(jí)中到底選擇那個(gè)容值，還要看系統(tǒng)時(shí)鐘頻率。前面講過(guò)，電容的并聯(lián)存在反諧振，設(shè)計(jì)時(shí)要注意，盡量不要讓時(shí)鐘頻率的各次諧波落在反諧振頻率附近。比如在零點(diǎn)幾微法等級(jí)上選擇0.47、0.22、0.1還是其他值，要計(jì)算以下安裝后的諧振頻率再來(lái)定。
還有一點(diǎn)要注意，容值的等級(jí)不要超過(guò)10倍。比如你可以選類似0.1、0.01 、0.001這樣的組合。因?yàn)檫@樣可以有效控制反諧振點(diǎn)阻抗的幅度，間隔太大，會(huì)使反諧振點(diǎn)阻抗很大。當(dāng)然這不是絕對(duì)的，最好用軟件看一下，最終目標(biāo)是反諧振點(diǎn)阻抗能滿足要求。
高頻小電容的選擇，要想得到最優(yōu)組合，是一個(gè)反復(fù)迭代尋找最優(yōu)解的過(guò)程。最好的辦法就是先粗略計(jì)算一下大致的組合，然后用電源完整性仿真軟件做仿真，再做局部調(diào)整，能滿足目標(biāo)阻抗要求即可，這樣直觀方便，而且控制反諧振點(diǎn)比較容易。而且可以把電源平面的電容也加進(jìn)來(lái)，聯(lián)合設(shè)計(jì)。
圖13是一個(gè)電容組合的例子。這個(gè)組合中使用的電容為：2個(gè)680uF鉭電容，7個(gè)2.2uF陶瓷電容（0805封裝），13個(gè)0.22uF陶瓷電容（0603封裝），26個(gè)0.022uF陶瓷電容（0402封裝）。圖中，上部平坦的曲線是680uF電容的阻抗曲線，其他三個(gè)容值的曲線為圖中的三個(gè)V字型曲線，從左到右一次為2.2uF、0.22uF、0.022uF。總的阻抗曲線為圖中底部的粗包絡(luò)線。
這個(gè)組合實(shí)現(xiàn)了在500kHz到150MHz范圍內(nèi)保持電源阻抗在33毫歐以下。到500MHz頻率點(diǎn)處，阻抗上升到110毫歐。從圖中可見，反諧振點(diǎn)的阻抗控制得很低。
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圖13 設(shè)計(jì)實(shí)例
小電容的介質(zhì)一般常規(guī)設(shè)計(jì)中都選則陶瓷電容。NP0介質(zhì)電容的ESR要低得多，對(duì)于有更嚴(yán)格阻抗控制的局部可以使用，但是注意這種電容的Q值很高，可能引起嚴(yán)重的高頻振鈴，使用時(shí)要注意。
封裝的選擇，只要加工能力允許，當(dāng)然越小越好，這樣可以得到更低的ESL，也可以留出更多的布線空間。但不同封裝，電容諧振頻率點(diǎn)不同，容值范圍也不同，可能影響到最終的電容數(shù)量。因此，電容封裝尺寸、容值要聯(lián)合考慮?？傊罱K目標(biāo)是，用最少的電容達(dá)到目標(biāo)阻抗要求，減輕安裝和布線的壓力。
電源完整性設(shè)計(jì)（15）電容的去耦半徑
電容去耦的一個(gè)重要問(wèn)題是電容的去耦半徑。大多數(shù)資料中都會(huì)提到電容擺放要盡量靠近芯片，多數(shù)資料都是從減小回路電感的角度來(lái)談這個(gè)擺放距離問(wèn)題。確實(shí)，減小電感是一個(gè)重要原因，但是還有一個(gè)重要的原因大多數(shù)資料都沒有提及，那就是電容去耦半徑問(wèn)題。如果電容擺放離芯片過(guò)遠(yuǎn)，超出了它的去耦半徑，電容將失去它的去耦的作用。
理解去耦半徑最好的辦法就是考察噪聲源和電容補(bǔ)償電流之間的相位關(guān)系。當(dāng)芯片對(duì)電流的需求發(fā)生變化時(shí)，會(huì)在電源平面的一個(gè)很小的局部區(qū)域內(nèi)產(chǎn)生電壓擾動(dòng)，電容要補(bǔ)償這一電流（或電壓），就必須先感知到這個(gè)電壓擾動(dòng)。信號(hào)在介質(zhì)中傳播需要一定的時(shí)間，因此從發(fā)生局部電壓擾動(dòng)到電容感知到這一擾動(dòng)之間有一個(gè)時(shí)間延遲。同樣，電容的補(bǔ)償電流到達(dá)擾動(dòng)區(qū)也需要一個(gè)延遲。因此必然造成噪聲源和電容補(bǔ)償電流之間的相位上的不一致。
特定的電容，對(duì)與它自諧振頻率相同的噪聲補(bǔ)償效果最好，我們以這個(gè)頻率來(lái)衡量這種相位關(guān)系。設(shè)自諧振頻率為f，對(duì)應(yīng)波長(zhǎng)為
其中，A是電流幅度，R為需要補(bǔ)償?shù)膮^(qū)域到電容的距離，C為信號(hào)傳播速度。
當(dāng)擾動(dòng)區(qū)到電容的距離達(dá)到
例如：0.001uF陶瓷電容，如果安裝到電路板上后總的寄生電感為1.6nH，那么其安裝后的諧振頻率為125.8MHz，諧振周期為7.95ps。假設(shè)信號(hào)在電路板上的傳播速度為166ps/inch，則波長(zhǎng)為47.9英寸。電容去耦半徑為47.9/50=0.958英寸，大約等于2.4厘米。
本例中的電容只能對(duì)它周圍2.4厘米范圍內(nèi)的電源噪聲進(jìn)行補(bǔ)償，即它的去耦半徑2.4厘米。不同的電容，諧振頻率不同，去耦半徑也不同。對(duì)于大電容，因?yàn)槠渲C振頻率很低，對(duì)應(yīng)的波長(zhǎng)非常長(zhǎng)，因而去耦半徑很大，這也是為什么我們不太關(guān)注大電容在電路板上放置位置的原因。對(duì)于小電容，因去耦半徑很小，應(yīng)盡可能的靠近需要去耦的芯片，這正是大多數(shù)資料上都會(huì)反復(fù)強(qiáng)調(diào)的，小電容要盡可能近的靠近芯片放置。
電源完整性設(shè)計(jì)（16）電容的安裝方法
電容的擺放
對(duì)于電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍遠(yuǎn)，最外層放置容值最大的。但是，所有對(duì)該芯片去耦的電容都盡量靠近芯片。下面的圖14就是一個(gè)擺放位置的例子。本例中的電容等級(jí)大致遵循10倍等級(jí)關(guān)系。
圖14 電容擺放位置示例
還有一點(diǎn)要注意，在放置時(shí)，最好均勻分布在芯片的四周，對(duì)每一個(gè)容值等級(jí)都要這樣。通常芯片在設(shè)計(jì)的時(shí)候就考慮到了電源和地引腳的排列位置，一般都是均勻分布在芯片的四個(gè)邊上的。因此，電壓擾動(dòng)在芯片的四周都存在，去耦也必須對(duì)整個(gè)芯片所在區(qū)域均勻去耦。如果把上圖中的680pF電容都放在芯片的上部，由于存在去耦半徑問(wèn)題，那么就不能對(duì)芯片下部的電壓擾動(dòng)很好的去耦。
電容的安裝
在安裝電容時(shí)，要從焊盤拉出一小段引出線，然后通過(guò)過(guò)孔和電源平面連接，接地端也是同樣。這樣流經(jīng)電容的電流回路為：電源平面->過(guò)孔->引出線->焊盤->電容->焊盤->引出線->過(guò)孔->地平面，圖15直觀的顯示了電流的回流路徑。
圖15 流經(jīng)電容的電流回路
放置過(guò)孔的基本原則就是讓這一環(huán)路面積最小，進(jìn)而使總的寄生電感最小。圖16顯示了幾種過(guò)孔放置方法。
圖16 高頻電容過(guò)孔放置方法
第一種方法從焊盤引出很長(zhǎng)的引出線然后連接過(guò)孔，這會(huì)引入很大的寄生電感，一定要避免這樣做，這時(shí)最糟糕的安裝方式。
第二種方法在焊盤的兩個(gè)端點(diǎn)緊鄰焊盤打孔，比第一種方法路面積小得多，寄生電感也較小，可以接受。
第三種在焊盤側(cè)面打孔，進(jìn)一步減小了回路面積，寄生電感比第二種更小，是比較好的方法。
第四種在焊盤兩側(cè)都打孔，和第三種方法相比，相當(dāng)于電容每一端都是通過(guò)過(guò)孔的并聯(lián)接入電源平面和地平面，比第三種寄生電感更小，只要空間允許，盡量用這種方法。
最后一種方法在焊盤上直接打孔，寄生電感最小，但是焊接是可能會(huì)出現(xiàn)問(wèn)題，是否使用要看加工能力和方式。
推薦使用第三種和第四種方法。
需要強(qiáng)調(diào)一點(diǎn)：有些工程師為了節(jié)省空間，有時(shí)讓多個(gè)電容使用公共過(guò)孔。任何情況下都不要這樣做。最好想辦法優(yōu)化電容組合的設(shè)計(jì)，減少電容數(shù)量。
由于印制線越寬，電感越小，從焊盤到過(guò)孔的引出線盡量加寬，如果可能，盡量和焊盤寬度相同。這樣即使是0402封裝的電容，你也可以使用20mil寬的引出線。引出線和過(guò)孔安裝如圖17所示，注意圖中的各種尺寸。
圖17 推薦的高頻電容過(guò)孔放置方法
對(duì)于大尺寸的電容，比如板級(jí)濾波所用的鉭電容，推薦用圖18中的安裝方法。
圖18 低頻大電容過(guò)孔放置
電源完整性設(shè)計(jì)（17）結(jié)束語(yǔ)
電源系統(tǒng)去耦設(shè)計(jì)要把引腳去耦和電源平面去耦結(jié)合使用已達(dá)到最優(yōu)設(shè)計(jì)。時(shí)鐘、PLL、DLL等去耦設(shè)計(jì)要使用引腳去耦，必要時(shí)還要加濾波網(wǎng)絡(luò)，模擬電源部分還要使用磁珠等進(jìn)行濾波。針對(duì)具體應(yīng)用選擇退耦電容的方法也很流行，如在電路板上發(fā)現(xiàn)某個(gè)頻率的干擾較大，就要專門針對(duì)這一頻率選擇合適的電容，改進(jìn)系統(tǒng)設(shè)計(jì)?？傊娫聪到y(tǒng)的設(shè)計(jì)和具體應(yīng)用密切相關(guān)，不存在放之四海皆準(zhǔn)的具體方案。關(guān)鍵是掌握基本的設(shè)計(jì)方法，具體情況具體分析，才能很好的解決電源去耦問(wèn)題。
