嵌入式系統(tǒng)設(shè)計師考試筆記之電子電路設(shè)計基礎(chǔ)
歐浩源（ohy3686@qq.com） 20080930
一、引言
在嵌入式系統(tǒng)的硬件設(shè)計中，嵌入式微處理器和外圍設(shè)備接口技術(shù)是兩個最為核心的部分，然而支撐這個兩個部分的基礎(chǔ)確實電子電路的基本技術(shù)。任何一個嵌入式系統(tǒng)的設(shè)計都離不開電子電路的設(shè)計。作為嵌入式系統(tǒng)設(shè)計師的考試，對這方面的考查或多或少有幾題，但在整個考試題目中所占的比例不多。過去的兩分考題中，06年考了4題，07年沒有考查相關(guān)題目。這不能說明以后的考試就不會考查這方面的知識，畢竟這個部分是一個不可缺少的基礎(chǔ)。同時，在嵌入式的一些基礎(chǔ)知識題目的解題中，也需要一定電子電路設(shè)計的基礎(chǔ)知識。電子電路設(shè)計的基礎(chǔ)知識可以寫成幾本書，但是不要害怕。正是如此，考試考查的只可能是重要概念、基礎(chǔ)知識和基本技能。過去的真題也驗證了這一點，考查的都是電子電路設(shè)計的基本步驟，一些基本概念、布線布局的基本原則以及抗干擾的一些基本措施。想當(dāng)年，我也是這樣賭一把，把教程上的基本東西梳理清楚，感覺可以應(yīng)用考試的題目。當(dāng)然這是一種偷懶的做法，如果您有時間和精力，完全把握這方面的內(nèi)容是件好事情。
二、復(fù)習(xí)筆記
1、電路設(shè)計原理
（1）電路板設(shè)計主要分為3個步驟：設(shè)計電路原理圖、生成網(wǎng)絡(luò)表、設(shè)計印制電路版。
（2）網(wǎng)絡(luò)表是電路原理設(shè)計和印制電路板設(shè)計中的一個橋梁，它是設(shè)計工具軟件自動布線的靈魂。
（3）網(wǎng)絡(luò)表的格式包括2部分：元器件聲明和網(wǎng)絡(luò)定義。（缺少任一部分都有可能在布線的時候出錯）
（4）電路原理圖設(shè)計不僅是整個電路設(shè)計的第一步，也是電路設(shè)計的基礎(chǔ)。包括以下的一些具體步驟：
A、建立元器件庫中沒有的庫元件。
B、設(shè)置圖紙屬性。
C、放置元件。
D、原理圖布線。
E、檢查與校對。
F、電路分析與仿真。
G、生成網(wǎng)絡(luò)表。
H、保存與輸出。
2、PCB電路設(shè)計
（1）PCB設(shè)計是電子產(chǎn)品物理結(jié)構(gòu)設(shè)計的一部分，它的主要任務(wù)是根據(jù)電路的原理和所需元件的封裝形式進行物理結(jié)構(gòu)的布局和布線。
（2）PCB設(shè)計包括下面一些具體步驟：
A、建立封裝庫中沒有的封裝。
B、規(guī)劃電路板。
C、載入網(wǎng)絡(luò)表和元件封裝。
D、布置元件封裝。
E、布線。
F、設(shè)計規(guī)則檢查。
G、PCB仿真分析。
H、存檔輸出。
3、多層PCB設(shè)計的注意事項
（1）高頻信號線一定要短，不可以有尖角（90度直角），兩根線之間的距離不宜平行、過近，否則可能會產(chǎn)生寄生電容。
（2）如果是兩面板，一面的線布成橫線，一面的線布成豎線，盡量不要布成斜線。
（3）一般來說，線寬一般為
（4）單面板的生產(chǎn)工藝都很差，因此，單面板的焊盤盡量做得大一些，線要盡量粗一些。
（5）銅膜線的地線應(yīng)該在電路板的周邊，同時將電路上可以利用的空間全部使用銅箔做地線，增強屏蔽能力，并且防止寄生電容。
（6）電路圖上的地線表示電路中的零電位，并用作電路中其他各點的公共參考點，在實際電路中由于地線阻抗的存在，必然會帶來共阻干擾，因此，在布線是，不能將具有地線符號的點隨便連接在一起，這可能引起有害的耦合而影響電路的正常工作。
4、PCB設(shè)計中的可靠性知識
（1）地線設(shè)計：在電子設(shè)備中，接地是控制干擾的重要方法。
A、正確選擇單點接地與多點接地。
a、在低頻電路中（工作頻率小于1MHz），采用一點接地。
b、在高頻電路中（工作頻率大于10MHz），采用就近多點接地。
B、將數(shù)字電路與模擬電路分開，兩者地線不要相混。分別與電源端地線相連。
C、盡量加粗地線。若地線很細，接地電位則隨電流的變化而變化，如有可能，接地線的寬度應(yīng)大于
D、將接地線構(gòu)成環(huán)路，可以明顯提高抗噪聲能力。
（2）電磁兼容性設(shè)計
A、選擇合理的導(dǎo)線寬度。
a、瞬變電流在印制線條上所產(chǎn)生的沖擊干擾主要是由印制導(dǎo)線的電感成分造成的。
b、時鐘引線、行驅(qū)動器和總線驅(qū)動器的信號線常常載有大的瞬變電流，導(dǎo)線要盡可能短。
c、對于分立元件，導(dǎo)線寬度載
d、對于集成電路，導(dǎo)線寬度可在
B、采用正確的布線策略：最好采用井字形網(wǎng)狀布線結(jié)構(gòu)。
a、PCB的一面橫向布線，另一面縱向布線，然后在交叉孔處用金屬化孔相連。
b、盡量減少導(dǎo)線的不連續(xù)性，例如導(dǎo)線不要突變，拐角應(yīng)大于90度。
c、盡量避免長距離的平行走線，盡可能拉開線與線之間的距離。
d、信號線與地線及電源線盡可能不交叉。
e、在一些對干擾十分敏感的信號線之間設(shè)置一根地線，可以有效抑制串?dāng)_。
C、抑制反射干擾。
（3）去耦電容配置。
配置去耦電容可以抑制因負載變化而產(chǎn)生的噪聲，是印制電路板的可靠性設(shè)計的一種常規(guī)做法。配置原則如下：
A、 電源輸入端跨接一個10～100uF的電解電容。
B、 為每個集成電路芯片配置一個0.01uF的陶瓷電容。
C、 對于噪聲能力弱、關(guān)斷時電流變化大的器件和ROM、RAM等存儲型器件，應(yīng)在芯片的電源線和地線之間直接接入去耦電容。
D、去耦電容的引線不能過長，特別是高頻旁路電容不能帶引線。
（4）PCB的尺寸與器件的布置。
A、相互有關(guān)的元件盡量放得靠近一些。
B、時鐘發(fā)生器、晶振和CPU的時鐘輸入端易產(chǎn)生干擾，要相互靠近一些。
C、易產(chǎn)生噪聲的元件、小電流電路、大電流電路等應(yīng)盡量原理邏輯電路。
（5）散熱設(shè)計。
5、電子設(shè)計原理
（1）EDA是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包。利用EDA工具，電子工程師可以將電子產(chǎn)品的由電路設(shè)計、性能分析到IC設(shè)計圖或PCB設(shè)計圖整個過程在計算機上自動處理完成。
（2）“自頂向下”的設(shè)計方法。
先從系統(tǒng)設(shè)計入手，在頂層進行功能框圖的劃分和結(jié)構(gòu)設(shè)計。在框圖一級進行仿真和糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行驗證，然后用綜合優(yōu)化工具生成具體的門電路網(wǎng)表，其對應(yīng)的物理實現(xiàn)級可以是PCB或?qū)Ｓ眉呻娐贰?/span>
（3）VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為3種描述形式的混合描述。
6、電子電路測試原理與方法
（1）故障檢測：判斷故障是否存在，即只判斷有無故障。
（2）故障診斷（故障定位）：不僅判斷故障是否存在，而且指出故障位置。
（3）仿真：對設(shè)計過程中得到的電路參數(shù)驗證其正確性。
（4）測試：判斷產(chǎn)品是否合格。
（5）可測試設(shè)計的3個方面是：測試生成、測試驗證、測試設(shè)計。
（6）JTAG測試接口是IC芯片測試方法的標(biāo)準(zhǔn)。
7、硬件抗干擾測試
（1）形成干擾的3個基本要素：干擾源、傳播路徑和敏感器件。
（2）干擾的耦合方式：干擾源產(chǎn)生的干擾信號要通過一定的耦合通道才對系統(tǒng)產(chǎn)生作用。
A、直接耦合：最有效的方式是加入去耦電容。
B、公共阻抗耦合。
C、電容耦合。
D、電磁感應(yīng)耦合（磁場耦合）。
E、漏電耦合。
（3）抑制干擾源的技術(shù)
盡可能減小干擾源的du/dt和di/dt，這是抗干擾設(shè)計中最優(yōu)先考慮和最重要的原則。
A、 主要通過在干擾源兩端并聯(lián)電容來實現(xiàn)減小干擾源的du/dt。
B、 主要通過在干擾源回路串聯(lián)電感或電阻及增加續(xù)流二極管來實現(xiàn)di/dt。
（4）切斷干擾傳播路徑的技術(shù)
A、充分考慮電源對嵌入式系統(tǒng)的影響。例如給電源加濾波電路或穩(wěn)壓器。
B、若微處理器的I/O口接控制電機等噪聲器件，應(yīng)在I/O和噪聲源之間加隔離。
C、晶振與微處理器的引腳盡量靠近，用地線把時鐘區(qū)隔離起來，晶振外殼接地并固定。
D、電路板合理分區(qū)，如強、弱信號，數(shù)字、模擬信號。
E、盡可能將干擾源與敏感元件遠離。
F、用地線把數(shù)字區(qū)與模擬區(qū)隔離。
G、數(shù)字地與模擬地要分離，最后再一點接于電源地。
H、微處理器和大功率器件的地線要單獨接地，以減小互相干擾。
I、大功率器件盡可能放在電路板邊緣。
（5）提高敏感元件的抗干擾性能
A、布線時盡量減少回路環(huán)的面積，以降低感應(yīng)噪聲。
B、電源線和地線要盡量粗，除減小壓降外，更重要的是降低耦合噪聲。
C、微處理器閑置的I/O口不要懸空，要接地或接電源。
D、其他IC的閑置端在不改變系統(tǒng)邏輯的情況下接地或電源。
E、使用電源監(jiān)控及看門狗電路，可大幅度提高整個電路的抗干擾性能。
F、在滿足要求的前提下，盡量降低微處理器的晶振和選用低速數(shù)字電路。
三、真題解析
1、2006年38題
電路板的設(shè)計主要分為三個步驟，不包括（38）這一個步驟。
（38） A、生成網(wǎng)絡(luò)表 B、設(shè)計印制電路版
C、設(shè)計電路原理圖 D、自動布線
<答案>：D
見復(fù)習(xí)筆記1，這是嵌入式硬件設(shè)計的常識。
2、2006年39題
現(xiàn)代電子設(shè)計方法包含了可測試設(shè)計，其中（39）接口是IC芯片測試的標(biāo)準(zhǔn)接口。
（39）A. BIST B. JATG C. UART D. USB
<答案>：B
見復(fù)習(xí)筆記6，概念性問題。
3、2006年40題
多層印制電路板（4層或者4層以上）比雙面板更適合于高速PCB布線，最主要的原因是（40）
（40） A. 通過電源平面供電，電壓更穩(wěn)定。
B. 可以大大減小電路中信號回路的面積。
C、多層印制電路板工藝簡單。
D、自動布線更容易。
<答案>：B
可以用排除法，根據(jù)常識首先可以排除C和D。
見復(fù)習(xí)筆記7，布線時盡量減少回路環(huán)的面積，以降低感應(yīng)噪聲。因此，相比之下，B選型是最主要原因。
4、2006年41題
下面不符合數(shù)字電路（或者集成電路）的電磁兼容性設(shè)計方法的是（41）
（41） A. IC的電源及地的引腳較近，有多個電源和地。
B. 使用貼片元件，不是用插座。
C. IC的輸出級驅(qū)動能力應(yīng)超過實際應(yīng)用的要求。
D. 對輸入和按鍵采用電平檢測（而非邊沿檢測）
<答案>：C（參考郭春柱著的《嵌入式系統(tǒng)設(shè)計師案例導(dǎo)學(xué)》）
數(shù)字電路（或集成電路）的電磁兼容性（EMI）設(shè)計在進行器件選型時，通常遵循一下原則：
（1） 在滿足技術(shù)指標(biāo)前提下，盡量選用低速時鐘的IC。
（2） 所選IC的電源及地引腳較近。
（3） 所選IC有多個電源及地線引腳。
（4） 所選IC的輸出電壓波動性小，輸出級能力不超過實際應(yīng)用要求。
（5） 所選IC的電源瞬態(tài)電流（穿透電流）低。
（6） 所選IC的輸入電容盡量小。
（7） 所選IC具有可控開關(guān)速率。
（8） 所選IC地線反射較低。
（9） 建議在PCB上焊接表貼芯片。
在EMC電路技術(shù)方面，通常遵循以下原則：
（1） 對輸入和按鍵采用電平檢測（而非邊沿檢測）。
（2） 降低負載電容，以使靠近輸出端的集電極開路驅(qū)動器便于上拉，電阻值盡量大。
（3） 使用前沿速率盡可能慢而且平滑的數(shù)字信號（不超過失真極限）。
（4） 在PCB樣板上，允許對信號邊沿速度或帶寬進行控制。
（5） 微處理器散熱片與芯片之間通過導(dǎo)熱材料隔離，并在周圍多點射頻接地。
（6） 不能在看門狗或電源監(jiān)視電路上使用可編程器件。
（7） 電路中盡量配置一只高質(zhì)量的看門狗。
（8） 電源的監(jiān)視電路要對電源中斷、跌落、浪涌和瞬態(tài)干擾有抵抗能力。
四、小結(jié)
到這里，關(guān)于嵌入式系統(tǒng)設(shè)計師考試的硬件方面的復(fù)習(xí)筆記也就整理完畢了。后面有時間的話，繼續(xù)嵌入式軟件設(shè)計和系統(tǒng)體系設(shè)計方面的內(nèi)容。前面的文章得到了不少朋友的評論，收到不少他們的來信。謝謝你們的支持，希望我的這些文章能幫到你們。
祝大家好運，下次再見！
