設計一個可靠的WCDMA收發(fā)機時鐘分配方案
[日期：2008-8-19 11:03:00] 作者： 來源：
時鐘分頻器件可產(chǎn)生主時鐘的多個副本，并將它們分配給多個集成電路。時鐘分頻器件的輸入為單端或差分時鐘信號，輸出為經(jīng)過分頻或延遲的多個單端或差分時鐘信號。
通常使用一個低相位噪聲晶體振蕩器(XO)來驅(qū)動時鐘分頻器件，然后將這種晶振的正弦輸出轉(zhuǎn)化成方波或脈沖序列。時鐘抖動是由輸入?yún)⒖紩r鐘的統(tǒng)計學變化和時鐘信號處理引起的，因此常常用一個鎖相環(huán)(PLL)來改善輸出抖動指標。
在基站
收發(fā)機中可以很好地看到時鐘分配是如何工作的。在基站收發(fā)機中，AD9510時鐘分頻器件為模數(shù)轉(zhuǎn)換器(ADC)、數(shù)模轉(zhuǎn)換器(DAC)、ASIC和FPGA等器件提供時鐘，這些元件每一個都需要在特定頻率和相位下的低抖動時鐘。系統(tǒng)中的一部分可能使用某一類邏輯，而另一部分則可能使用另一類，因此，時鐘輸出必須支持
當然，對系統(tǒng)性能和價格進行權衡是收發(fā)機設計工程師需要面對的眾多挑戰(zhàn)之一。系統(tǒng)設計工程師必須決定在設計收發(fā)機時使用哪些元件，而時鐘的產(chǎn)生以及如何其時鐘分配給這些元件也會影響收發(fā)機的性能。
圖1給出了一個典型的雙載波信號WCDMA收發(fā)機。收發(fā)機所需的多個時鐘之間的頻率、相位和振幅存在著復雜的關系。盡管如此，設計工程師仍然可以很容易地開發(fā)出時鐘分配策略。
在接收機端，14位AD9945(ADC 2)將下變頻混頻器的輸出以128MHz的中頻(IF)數(shù)字化。為使性能最優(yōu)化，可利用帶寬抖動小于300fs rms的差分LVPECL時鐘將ADC時鐘設為102.40MHz。采樣時鐘通過變壓器或電容進行交流耦合。通過數(shù)字下變頻器(DDC)AD6636來處理ADC輸出，該器件可以提供來自WCDMA載波信號(I和Q數(shù)據(jù)流)的基帶復合信號。DDC需要一個102.40MHz的LVDS時鐘，該時鐘相對ADC時鐘延遲0.5ns。片內(nèi)乘法器產(chǎn)生128MHz的頻率，以便使數(shù)控振蕩器(NCO)可以將IF信號轉(zhuǎn)化成基帶信號。
圖1：典型的雙載波信號WCDMA收發(fā)機結構圖，類似系統(tǒng)的時鐘分配策略常常是設計工程師需要考慮的關鍵設計問題。
發(fā)射機接收兩路WCDMA載波信號的未被過濾、經(jīng)過交織的I和Q數(shù)據(jù)。數(shù)字上變頻器(AD6633，DUC)執(zhí)行脈沖整形和降低峰均功率比(PAPR)功能，并將W-CDMA載波信號上變頻為19.20MHz的IF信號。DUC需要一個76.80MHz的CMOS時鐘，并以76.80Msps的采樣速率輸出復合數(shù)據(jù)。ADC和DUC將輸出數(shù)據(jù)輸送到FPGA。時鐘分頻器件具有一個可調(diào)的延遲單元，該單元可使時鐘輸出延遲0.11ns，以便使同步發(fā)射通道和觀察通道(observation path)。將該同步信號控制在符號周期的1/64之內(nèi)可達到足夠的線性度。
時鐘為307.20MHz的FPGA執(zhí)行數(shù)字預失真(DPD)功能，以4倍因子過采樣DUC輸出信號，從而以與ADC相同的數(shù)據(jù)速率產(chǎn)生復合信號。它以53.6Msps的采樣速率(IF為57.60MHz)輸出復合數(shù)據(jù)，該數(shù)據(jù)是AD9779雙DAC的輸入。DAC需要一個帶低抖動差分LVDS驅(qū)動的614.40MHz時鐘，其復合調(diào)制輸出96MHz的第二中頻信號。阻帶頻率為400MHz的三階低通濾波器對復合輸出進行濾波。模擬濾波器輸出驅(qū)動模擬調(diào)制器，從而將96MHz的中頻信號上變頻為2.1GHz射頻信號。
為實現(xiàn)最佳性能，12位AD9430(ADC 1)需要一個帶寬抖動小于300fs rms的153.60MHz差分LVPECL時鐘。它對經(jīng)過下變頻和濾波的高功率放大器的輸出(提供57.60MHz中頻的觀察通道)進行數(shù)字化。 該通道對實現(xiàn)高性能數(shù)字預失真十分關鍵。ADC的輸出信號由FPGA內(nèi)置的NCO轉(zhuǎn)化成19.20MHz的中頻信號，它可提供153.6Msps的復合信號。10位AD9215 ADC3監(jiān)測功率放大器的溫度變化，并進行反饋以調(diào)整預失真系數(shù)。這個ADC需要一個30.72MHz的CMOS時鐘。最后，該系統(tǒng)還需要低抖動(小于1ps rms)的參考時鐘LVPECL副本。
圖2：圖1八個時鐘分頻器件輸出的相對時序圖。
圖2為系統(tǒng)時鐘波形之間的相對延遲。圖3為兩個WCDMA載波信號的頻譜，它們分別是以96MHz為中心的DAC(a)輸出信號，和以128MHz為中心的ADC(b)輸出信號。這個示例采用AD9510八通道、1.2GHz時鐘分配IC，以說明系統(tǒng)設計工程師該如何設計時鐘分配部分。
參考時鐘為19.20MHz。片內(nèi)PLL合成器和外部電壓控制振蕩器(VCO)產(chǎn)生一個614.40MHz系統(tǒng)時鐘。8個獨立可編程分頻器可被編程為1和32之間的任一整數(shù)。它們的相位偏移可以以VCO時間周期的整數(shù)倍增加延遲，在本例中，VCO時間周期約為1.63ns。最后，通過利用該時鐘分頻器件提供的多個邏輯信號，可獲得實現(xiàn)收發(fā)機所需要的LVPECL、LVDS和CMOS時鐘輸出電平。
收發(fā)機設計工程師通常使用相位噪聲密度和定時抖動來確定時鐘組件的性能。定時抖動限制了數(shù)字系統(tǒng)中的最大時鐘頻率、DAC的動態(tài)范圍，以及ADC的有效位數(shù)(ENOB)。此外，系統(tǒng)設計工程師可以估算由抖動引起的誤差向量幅度(EVM)、信噪比(SNR)和誤碼率(BER)指標的下降。這使系統(tǒng)設計工程師可以對用在收發(fā)機中的元件的性能和價格做出權衡，因此計算時鐘分頻器件輸出的定時抖動非常有意義。
圖3：以96MHz為中心的AD9779雙DAC輸出和以128MHz為中心的AD9445 ADC 2輸出的頻譜圖。
給定器件輸出的單邊帶、相位噪聲功率譜密度S(fm)之后，我們可以通過累計信號帶寬上的Sθ(fm)來計算相位噪聲。我們對帶寬噪聲十分關注，并假設積分下限頻率(f1)等于輸出頻率(FOUT)偏移10kHz的頻率值。
模塊的時鐘接收和時鐘分頻功能能夠?qū)r鐘分配器件的性能產(chǎn)生重要影響。在時鐘接收機中，連續(xù)相位噪聲nφ(t)被限制在方波邊緣，并與頻率為±FIN的信號混疊在一起?；殳B現(xiàn)象在分頻器內(nèi)也同樣會發(fā)生，并將在時鐘接收機電路內(nèi)部產(chǎn)生噪聲。相位噪聲的均方差值(或標準差)見式1，它表示固定的定時抖動量在越高頻率處引起的相位噪聲越大。定時抖動等式見式2。
有些頻率分頻器電路根據(jù)輸入信號對輸出信號進行重采樣。分頻器的輸出信號轉(zhuǎn)換與輸入信號轉(zhuǎn)換是同步的，因此輸入信號抖動將在輸出信號中引起相同大小的抖動。這樣，輸出相位噪聲σθrms將基于式3表示成輸入相位偏移σθrms，IN的關系式，式3中的FOUT和 FIN分別為輸出和輸入頻率，N為分頻比。式4為式2的變換形式。
需要注意的是：由于輸出頻率被分頻，所以在分頻器輸出端的定時抖動不變。所有帶有相同信號邏輯電平(LVPECL、LVDS或CMOS)的輸出驅(qū)動器具有相同的抖動量，而相位噪聲密度將由輸出通道分頻比(N)決定。如果可調(diào)延遲單元被激活，則抖動將增加，從而使收發(fā)機設計工程師可在靈活性和定時抖動之間進行權衡。
抖動會降低ADC和DAC的系統(tǒng)性能。如果ADC采樣時鐘出現(xiàn)抖動，則提取采樣值將稍提前或稍延遲。同樣，DAC的時鐘抖動會導致采樣值在“錯誤”的時間被轉(zhuǎn)換為模擬值，造成波形失真，并出現(xiàn)與抖動頻率相關的偽信號成份。
高速、高分辨率ADC對采樣時鐘的質(zhì)量特別敏感，因為跟蹤與保持電路本質(zhì)上是一個混頻器，任何噪聲、失真或時鐘上的定時抖動都將與ADC輸出端的有用信號混在一起。可由式5計算在特定滿量程輸入頻率(fANALOG)下由孔徑抖動(tjitter)引起的SNR下降。
在式5中，抖動均方根(tjitter)代表所有抖動源的均方根，包括時鐘、模擬輸入信號和ADC采樣轉(zhuǎn)換信號。欠采樣應用對抖動特別敏感。IF采樣接收機的性能通常受時鐘相位噪聲而不是數(shù)據(jù)轉(zhuǎn)換器性能的限制。這在多載波信號接收機中更為明顯。在孔徑抖動可能影響ADC動態(tài)范圍的情況下，應將時鐘輸入當作模擬信號看待。為避免用數(shù)字噪聲調(diào)制時鐘信號，時鐘驅(qū)動器電源應與ADC輸出電源隔離開來。
在上述系統(tǒng)中，可以用ADIsimCLK仿真時鐘規(guī)劃。用戶可以使用該工具生成定制參考和VCO，或者從主要制造商提供的器件庫中選擇。用戶通過使用高性能定制振蕩器，可以確定片內(nèi)PLL和時鐘分配電路的基準抖動限制，然后更改參考電壓和VCO的相位噪聲，以確定對輸出相位噪聲和抖動的影響。
設計
環(huán)路濾波器由于VCO的相位噪聲往往決定了在PLL環(huán)路帶寬外部偏移頻率處的時鐘分配輸出信號的相位噪聲，因此VCO的相位噪聲對系統(tǒng)性能影響非常大。寬帶相位噪聲基底通常決定著由VCO引起的定時抖動。在仿真工具的幫助下，有可能設計一個抖動性能與元件規(guī)格保持一致的用于片內(nèi)PLL的環(huán)路濾波器。環(huán)路帶寬對輸出相位噪聲/時間抖動的影響取決于VCO和參考振蕩器的相位噪聲。對于這個例子，我們可選擇Sirenza VCO(VCO190-630T)和Epson-Toyocom晶體振蕩器(TG-5001LA)，并選定目標帶寬為10kHz，相位余量為45°。
VCO調(diào)整電壓會影響到所需的環(huán)路濾波器類型。對于采用被動環(huán)路濾波器的最簡單設計來說，VCO調(diào)節(jié)電壓必須與電荷泵所需的電壓相兼容。時鐘分頻器件具有連接電荷泵(VCP)的外電源引腳，因此電荷泵電壓可以高于芯片其它部分的邏輯電壓，這使得采用有源濾波器時的電壓范圍增大。利用ADIsimCLK仿真工具，我們可以設計PLL以獲得指定的環(huán)路帶寬和相位余量，計算環(huán)路濾波器的精確元件值，并采用這些值完成所有分析。用戶可以用工業(yè)標準元件值構建環(huán)路濾波器，并觀察它的性能是如何隨元件參數(shù)的容差變化而變化。
圖4：針對圖1中的OUT3時鐘電路(a)，利用ADIsimCLK計算重要的系統(tǒng)性能參數(shù)(b)，ADIsimCLK還能顯示各種相關的測量圖(c、d和e)。
時鐘仿真工具使收發(fā)機設計工程師能夠使用端接選項和相位噪聲密度信息。以圖1的OUT3時鐘為例，利用仿真工具可以估算由時間分頻器的IF選擇和定時時鐘抖動引起的信噪比(SNR)下降值，還可以顯示不同的測量圖，并計算ADC的SNR和有效位數(shù)(ENOB)與IF的關系(圖4)。
給定必需的動態(tài)范圍后，用戶能夠計算IF采樣結構所需的ADC分辨率，以及使時鐘分頻器件性能合乎某些空中接口的BER規(guī)格所需的相位噪聲。這可以通過仿真工具調(diào)整頻率規(guī)劃(中頻)、VCO和環(huán)路濾波器來實現(xiàn)。用戶借助仿真工具，可以估算ADC采樣時鐘的相位噪聲。
為提高式5的精度，必須在考慮由量化噪聲、微分非線性度(DNL)和熱噪聲引起的SNR下降。所有這些項組合成式6中的另外一項，其中M為位數(shù)，ε為熱噪聲的最低有效位中的復合DNL均方根值。
然后，基于相鄰通道選擇性測試，收發(fā)機設計工程師可以估算當期望的弱信號頻率附近有強信號時，采樣時鐘相互混頻的結果。相鄰通道將與采樣時鐘的相位噪聲基底混頻在一起，并表現(xiàn)為ADC輸出端所期望的弱信號中的噪聲。
利用仿真工具使收發(fā)機設計工程師可以在沒有任何芯片的情況下設計時鐘和頻率規(guī)劃策略，這有助于他們對收發(fā)機元件性能和成本做出必要的權衡。
作者：Demetrios Efstathiou；時鐘和信號綜合產(chǎn)品線系統(tǒng)設計工程師；Email: dimitrios.efstathiou@analog.com；Analog Devices公司
